《基于FPGA的LVDS接口设计》.ppt

基于Spartan-6 FPGA的LVDS接口设计 报告人：张兴 Q1：Spartan-6 FPGA 的BLVDS的驱动驱动能力 与芯片的速度等级有关 与信号的传输速度有关 与PCB的走线等有关 可用Cadence Allegro软件进行信号完整性分析。 关于BLVDS BLVDS输入和输出均可在任意bank BLVDS 标准需要在外部接端电阻 输出驱动强度 对于LVTTL和LVCMOS输出缓冲器（OBUF,OBUFT和IOBUF），允许的驱动值为（单位：mA）：DRIVE=2，4，6，8，12(默认)，16，24。 LVCMOS12仅支持2,4,6,8,12mA的驱动值设定；LVCMOS15仅支持2,4,6,8,12和16mA的驱动值设置。 Q2：如何实现倍频？ Spartan-6 FPGA 包含多达6个时钟管理块（Clock Management Tiles，CMTs）提供了灵活，高性能的时钟，每个CMT包括两个DCM(Digital Clock Managers）和一个PLL(Phase Locked Loop),可以实现频率综合，时钟相移，扩频时钟，PLL。 可用的CMT,DCM和PLL资源 DCM(Digital Clock Managers)特点和功能 DCM功能概要 两种设计基础（Design primitive） DCM_SP DCM_CLKGEN 相关的DCM_SP端口 DCM_CLKGEN 的特点 CLKFX和CLKFX180输出的低抖动 提高了对CLKIN的抖动容许度 对M/D的动态编程，其值覆盖了CLKFX_MULTIPLY和CLKFX_DIVIDE的值。 比CLKFX_MULTIPLY 和CLKFX_DIVIDE值更宽范围的M和D的值。 在丢失输入时钟时具有自由运行的振荡器 相关的CLK_GEN端口 DCM_CLKGEN 的应用 一些消费电子设计提供了具有噪声和抖动的CLKIN,是传统的DCM和PLL不能允许的。 一些应用的CLKIN来自于不稳定和逐渐衰减的电缆信号 平板LCD电视需要不使用昂贵的金属屏蔽来减少电磁干扰 复杂的功率管理方案需要一种方式来动态地确定时钟频率来适应功率损耗的需要。 动态频率综合（Dynamic Frequency Synthesis，DFS）详述 相比于在spartan-6 FPGA DCM_SP部分的静态频率综合，DCM_CLKGEN允许DFS动态的合成一个时钟频率。M和D的值可以通过使用Serial Peripheral Interface (SPI)总线进行编程覆盖CLKFX_MULTIPLY and CLKFX_DIVIDE 。一个编程端口应用4个管脚， PROGDATA, PROGEN, PROGCLK, and PROGDONE。SPI端口在组态中为从器件，SPI主器件可以使用FPGA逻辑。 DCM_CLKGEN M and D 编程接口 DCM_CLKGEN M and D 时序图 一个2-bit的LoadD命令10，后面的八位是D-1,最低位在前。这里假设PROGEN管脚为逻辑高电平。 一个2-bit的LoadM命令11，后面的八位是M-1,最低位在前。这里假设PROGEN管脚为逻辑高电平。 一个1bit的GO命令0。PROGEN管脚必须准确地保持1个周期。 SPI主器件监测PROGDONE管脚，等待其被设置为高电平。 当DCM声明LOCKED信号为高时，一个新的有效的时钟频率即从CLKFX pin管脚输出。 * * From：Spartan-6 FPGA Clocking Resources User Guide.P70 *