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6.3.3 转换后备缓冲器 我们知道,页目录和页表都放在主存,CPU访问内存的速度低于CPU指令执行的速度。当启动分页机制进行地址变换时,三级地址转换机制需要CPU对主存访问3次:先是访问页目录,再访问页表,最后才能访问目标内存单元。这将极大地降低微机系统的性能,为了解决这一问题,80386中引入了转换后备缓冲器(Translation Look-Aside Buffer,TLB)来提高启动分页机制时访问内存的性能。 TLB与80386中分页单元一起使用,TLB中保存了最近使用的页目录与页表项(页表中最常用的32项),以减少地址转换时查找存储器的次数。程序访问的内存线性地址到物理地址的转换过程大部分直接借助TLB中存储的内容即可完成,只有当TLB中没有存储相应的页目录或页表时才到内存中去访问。由于TLB是采用高速硬件进行地址变换的,因此速度可以很快,而对于一般程序而言,TLB的命中率约为98%,因此TLB可以大大提高分页机制的性能。 TLB和CPU里的一级、二级缓存之间不存在本质的区别,只不过前者缓存页表数据,而后两个缓存实际数据。 TLB在X86体系的CPU里的实际应用最早是从Intel的486CPU开始的,在X86体系的CPU里边,一般都设有如下4组TLB: 第一组:缓存一般页表(4K字节页面)的指令页表缓存(Instruction-TLB); 第二组:缓存一般页表(4K字节页面)的数据页表缓存(Data-TLB); 第三组:缓存大尺寸页表(2M/4M字节页面)的指令页表缓存(Instruction-TLB); 第四组:缓存大尺寸页表(2M/4M字节页面)的数据页表缓存(Data-TLB); 6.3.4 Pentium机中的虚拟存储管理技术 Pentium机的存储器管理单元与80386微处理器的存储单元是向上兼容的,其早期的许多特性基本未变,最主要的变化在于分页单元和新的系统存储器管理模式。 1.分页单元 80386微处理器及之前的微处理器,其分页单元的页面大小是4KB,而Pentium微处理器的分页机制可以工作在4KB或扩展到4MB的分页单元上。当控制寄存器CR4中的第4位PSE=1时,Pentium微处理器的页面大小为4MB。当PSE=0时,页面大小为4KB。采用4MB的分页单元时,如图6-31所示,线性地址由页目录项和偏移量两部分组成,没有了80386分页机制中的页表项。直接使用页目录项来寻址4MB的存储页,线性地址的第12~21位保留为0。 图6-31 Pentium微处理器的分页单元 采用页面大小为4MB的工作方式,可以极大地减少内存用量。若采用4KB大小的分页单元,要将4GB的存储器完全分页,需要大约4MB的内存来存储页表。在Pentium微处理器中采用了4MB大小的分页单元,可直接使用页目录项寻址4MB的单一页表,无须占用内存资源存储页表,从而大大节省了内存资源。 2.系统存储器管理模式 Pentium微处理器还支持系统存储器管理模式(System Management Mode, SMM)。系统存储器管理模式SMM与保护模式、实模式和虚拟模式在同一级别,但它不用作一个应用程序或系统程序,而是提供一种独立于操作系统及应用程序的高层系统功能,例如,电源管理、系统硬件控制以及OEM设计代码。 6.4 高速缓冲存储器 Cache是位于CPU与主存储器之间的一种存储器。其容量比主存储器小,但访问速度要比主存快得多。Cache中的内容是主存储器中CPU当前正在使用的指令和数据内容的副本。这样,CPU对存储器的访问主要在Cache中进行,对程序员来说就好像计算机系统有一个速度很高的主存。因此采用Cache可以大大提高计算机的性能。 图6-32 Cache系统结构 Cache模块、主存和Cache控制器。它们之间的关系如图6-32所示。 在Cache系统中,通常把在主存中一些常用的指令和数据存放到Cache中。 当CPU要与主存进行数据交换时,先访问Cache,如果CPU所要的数据在Cache中,则直接从Cache中取出,称为Cache命中;如果Cache中没有,CPU再去访问主存。 Cache的命中率跟Cache的容量、Cache的控制算法和Cache的组织方式相关。通常CPU访问存储器的数据时,不是随意、随机的访问,而是有一定规律的,符合两个局部性原理:时间局部性和空间局部性。 所谓的时间局部性,就是CPU对某一个数据进行存取,可能很快又会对这个数据进行存取; 而所谓的空间局部性,就是指CPU对某个数据进行存取后,它附近的数据可能也会很快被CPU访问。 根据这两个原理来设计和组织Cache的结构,可以达到较高的命中率。一般组织较好的Cache系统,其命中率可达95%以上。 6.4.2 Ca
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