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FUL-CUSTOM DATA CACHE TAG BIT DESIGN AND VERIFICATION OF X-CHIPSET PROCESSOR 分类号 TP302.2 学号 UDC 密级 公 开 工学硕士学位论文 全定制数据Cache Tag的设计与验证 硕士生 姓名 黄 平 学 科 专 业 计算机科学与技术 研 究 方 向 计算机系统结构 指 导 教 师 方 粮 研究员 国防科学技术大学研究生院 二○○五年十一月 Full Custom Design and Verification of Data Cache Tag Author: Huang Ping Supervisor: Prof. Fang Liang A Dissertation Submitted for the Master’s Degree Computer College National University of Defense Technology Changsha, Hunan, P. R. China November, 2005 目 录 图目录 1 表目录 1 摘 要 1 ABSTRACT 1 第一章 绪论 1 §1.1 选题背景 1 §1.2 课题研究的内容、成果和意义 2 §1.3 本文的组织结构 2 第二章 Cache设计技术 2 §2.1 通用微处理器Cache概述 2 2.1.1 Cache的引入 2 2.1.2 片上Cache的工作原理 2 §2.2 Cache的组织结构 2 2.2.1 Cache的存储映像 2 2.2.2 查找方法 2 2.2.3 替换策略 2 §2.3 写策略与一致性协议 2 2.3.1 Cache写策略 2 2.3.2 Cache的一致性协议 3 §2.4 Cache的性能分析 3 2.4.1 Cache系统的加速比 3 2.4.2 Cache性能的改进 3 §2.5 本章小节 3 第三章 数据Cache Tag的逻辑设计 3 §3.1 数据Cache设计要求 3 §3.2 总体结构 3 3.2.1 准Harvard结构 3 3.2.2 虚实结合的查找算法 3 3.2.3 工作流程 3 §3.3 特征参数选取 3 §3.4 替换策略选取 4 3.4.1 替换策略的选择 4 3.4.2 替换策略的实现 4 §3.5 写策略与一致性协议 4 3.5.1 写策略和一致性协议 4 §3.6 数据Cache的Tag 4 §3.7 本章小节 5 第四章 Cache Tag的物理设计 5 §4.1 Cache Tag的分体设计 5 4.1.1 分立的标识存储体设计 5 4.1.2 数据体与状态体的分立设计 5 §4.2 Tag的标识存储体设计 5 4.2.1 存储阵列设计 5 4.2.2 比较命中指示电路设计 6 4.2.3 校验电路的设计 7 §4.3 Tag的状态位存储体设计 7 4.3.1 MESI存储位的设计 7 4.3.2 写修改位的设计 7 4.3.3 LRU位的设计 7 4.3.4 存储单元的尺寸选取 7 4.3.5 字线保持逻辑 8 §4.4 版图布局的优化 8 §4.5 本章小结 8 第五章 数据Cache的验证 8 §5.1 验证方法方法概述 8 §5.2 X微处理器数据Cache验证方法 8 §5.3 版图级SPICE模拟 8 5.3.1 版图级SPICE模拟 8 5.3.2 译码电路的验证 8 5.3.3 数据的读出电路验证 8 5.3.4 比较命中输出电路的验证 9 §5.4 系统级验证 9 5.4.1 译码电路的系统级验证 9 5.4.2 伪LRU算法的验证 9 5.4.3 一致性协议的验证 9 §5.5 本章小结 10 第六章 结束语 10 §6.1 全文的工作总结 10 §6.2 工作展望 10 致 谢 10 攻读硕士期间发表的论文 10 参考文献 10 图目录 图1.1 处理器计算时间与访存时间的变化趋势 1 图2.1 存储器和CPU性能提高情况对比图 2 图2.2 Cache/主存系统结构示意图 2 图2.3 三种映象规则 2 图2.4 4路组相联并行标识比较 2 图2.5 多处理器系统中的Cache/主存关系 3 图2.6 MESI状态转换图 3 图3.1 数据Cache接口信号图 3 图3.