EDA技术实用教程(第二版) 潘松 黄继业 第2版 第4章_VHDL设计初步新.pptVIP

4.4 VHDL文本输入设计方法初步 4.4.4 时序仿真 图4-21 在Options菜单中取消Snap to Grid的选择 # (3) 设置波形参量 4.4 VHDL文本输入设计方法初步 4.4.4 时序仿真 图4-22 设定仿真时间长度 (3) 设置波形参量 图4-23 为输入信号设定必要的测试电平或数据 (4) 为输入信号加上激励电平并存盘 图4-24 为输入信号假如时钟激励信号 (4) 为输入信号加上激励电平并存盘 4.4 VHDL文本输入设计方法初步 4.4.4 时序仿真 4.2 寄存器描述及其VHDL语言现象 4.2.3 实现时序电路的VHDL不同表达方式 【例4-14】 ... PROCESS BEGIN wait until CLK = 1 ; --利用wait语句 Q = D ; END PROCESS; 4.2 寄存器描述及其VHDL语言现象 4.2.3 实现时序电路的VHDL不同表达方式 【例4-15】 ... PROCESS (CLK) BEGIN IF CLK = 1 THEN Q = D ; --利用进程的启动特性产生对CLK的边沿检测 END IF; END PROCESS ; 4.2 寄存器描述及其VHDL语言现象 4.2.3 实现时序电路的VHDL不同表达方式 【例4-16】 ... PROCESS (CLK，D) BEGIN IF CLK = 1 --电平触发型寄存器 THEN Q = D ; END IF; END PROCESS ; 4.2.3 实现时序电路的VHDL不同表达方式 图4-7 边沿型触发器时序波形 图4-8 电平触发型寄存器的时序波形 4.2 寄存器描述及其VHDL语言现象 4.2.4 异步时序电路设计 图4-9 例4-17综合后的电路 【例4-17】 ... ARCHITECTURE bhv OF MULTI_DFF IS SIGNAL Q1,Q2 : STD_LOGIC; BEGIN PRO1: PROCESS (CLK) BEGIN IF CLKEVENT AND CLK=1 THEN Q1 = NOT (Q2 OR A); END IF; END PROCESS ; PRO2: PROCESS (Q1) BEGIN IF Q1EVENT AND Q1=1 THEN Q2 = D; END IF; QQ = Q2 ; END PROCESS ; 4.3 1位二进制全加器的VHDL设计 图4-10 半加器h_adder电路图 图4-11 全加器f_adder电路图 4.3 1位二进制全加器的VHDL设计 4.3.1 半加器描述和CASE语句 表4-1 半加器h_adder逻辑功能真值表 a b so co 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 4.3 1位二进制全加器的VHDL设计 4.3.1 半加器描述和CASE语句 1. CASE语句 CASE 表达式 IS When 选择值或标识符 = 顺序语句; ... ; 顺序语句 ； When 选择值或标识符 = 顺序语句; ... ; 顺序语句 ； ... END CASE ； 4.3 1位二进制全加器的VHDL设计 4.3.1 半加器描述和CASE语句 2. 标准逻辑矢量数据类型STD_LOGIC_VECTOR 在使用STD_LOGIC_VECTOR中，必须注明其数组宽度，即位宽，如： B : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ； 或 SIGNAL A ：STD_LOGIC_VECTOR(1 TO 4) B =; -- B(7)为 0 B(4 DOWNTO 1) = 1101 ; -- B(4)为 1 B(7 DOWNTO 4) = A ; -- B(6)等于 A(2) 4.3 1位二进制全加器的VHDL设计 4.3.1 半加器描述和CASE语句 3. 并置操作符 ? 以下