EDA技术与应用 陈海宴 第5章 Verilog设计的层次与常用模块设计新.pptVIP

5.6.4 串并转换器 现在很多高速传输接口都是以串行的方式实现的，如PCI-Express，USB等，需要进行串行到并行的转换。 以4位串-并转换器为例，介绍串-并转换器的设计方法。 5.7 加法器设计 实现加法运算有以下常用方法。 1)并行加法器 2)流水线加法器 5.7.1 并行加法器 5.7.2 流水线加法器 5.8 乘法器设计 使用并行乘法器、查找表方法 5.8.1 并行乘法器 并行乘法器是纯组合类型的乘法器，完全由逻辑门实现。Verilog语言支持乘法运算，有乘法操作符，因此用Verilog语言设计并行乘法器非常简单，只需要一条语句即可实现乘法运算。 5.8.2 查找表乘法器 在小型查找表的基础上结合加法器可以构成位数较高的乘法器。例如8位乘法器Y=a*b可以分解成两个半字节，其中a=AI*24+AII，b=BI*24+BII。由此，乘式可写成： Y=（AI*24+AII）*（BI*24+BII） = AI * BI *28 + AII * BI * 24 + AI * BII * 24 + AII * BII 5.9 乘累加器设计 大部分数字信号处理（DSP）应用，如滤波器、FFT、卷积等，都要求一系列连续乘积的累加操作。为了实现这个累加，在乘法数的输出端需要一个加法/减法单元和一个称为累加器的附加累加器。 5.10 本章小结 本章介绍了Ver