EDA技术及应用-VHDL版 第三版 潭会生 第1-3章 第2章新.pptVIP

图2.80 Xilinx XPLA3功能块结构图 　　2．宏单元 　　图2.81所示为XPLA3器件的宏单元结构。每个宏单元均可在上电时复位或置位，且可配置成D触发器、T触发器、锁存器或实现组合逻辑功能。宏单元中有两个到ZIA的反馈路径：一个来自宏单元，另一个来自I/O引脚。当I/O引脚被用做输出引脚时，输出缓冲被使能，且宏单元反馈路径将宏单元逻辑反馈回ZIA；当I/O引脚被用做输入引脚时，输出缓冲为三态输出，且输入信号能通过I/O反馈路径反馈回ZIA。 　　3．输入/输出单元 　　如图2.82所示，输出使能OE(Output Enable)复用器有8种可能模式。模式7为弱上拉模式(Weak Pull-Up，简称WPU)，它使器件在电路中工作时不需要在不使用的引脚上加上拉电阻。输入/输出单元可工作在5?V电压下，且在一个摆率控制位可以有效地减小电磁干扰。输出与3.3?V PCI电压兼容。 图2.81 XPLA3宏单元结构图 图2.82 输入/输出单元 　　10) 远程系统升级 　　Stratix?Ⅱ?FPGA系列继续提供远程实时系统升级特性，允许使用任何通信网络传输远程系统升级数据。另外，Stratix Ⅱ器件中内建的专用恢复电路确保了设计者可进行安全而可靠的远程更新。 2.4 Xilinx公司的CPLD和F