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数字频率计设计 摘　要: Verilog HDL 作为一种规范的硬件描述语言, 被广泛应用于电路的设计中。他的设计描述可被不同的工具所支持, 可用不同器件来实现。利用Verilog HDL 语言自顶向下的设计方法设计交通灯控制系统, 使其实现道路交通的正常运转, 突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点。 关键字： 数字频率计; FPGA; Verilog HDL; 硬件描述语言 系统总体设计 考虑到测量方便，将数字频率计划分为四档：10～99Hz、100～999Hz、1000～9999Hz、10000～99999Hz。 三个输入信号：待测信号、标准时钟脉冲信号和复位脉冲信号。设计细化要求：频率计能根据输入待测信号频率自动选择量程，并在超过最大量程时显示过量程，当复位脉冲到来时，系统复位，重新开始计数显示频率。基于上述要求，可以将系统基本划分为四个模块，分别为分频、计数、锁存和控制，并可以确定基本的连接和反馈，如图1所示。 图1 系统模块组成 系统及模块设计说明 如图2已知给定标准时钟脉冲高电平时间，将此高电平信号作为计数器闸门电平，通过计数器得到时间内待测脉冲的个数N，则有。经计算，四档的闸门电平时间分别为10s、1s、0.1s和0.01s。仅对计数器计数值N进行简单的移位即可得到结果。产生闸门电平的工作由分频器完成。 图2 测量频率原理 分