《Analog集成电路设计知识点.》.docVIP

Analog集成电路设计知识点（整理自论坛网友） sumig 发表于 2008-01-06 22:15:53 ??集成电路设计 问：为什么transistor设计7gate finger，而不是传统的1个gate？是不是增加power??比如说6个，那是不是等效6个transistor 并联呢？答：1：如果电路仿真的话，可以等效，但是画完版图的话，就要考虑这样和单纯并联寄生的不同了，一般来说这样的寄生小一些，因为他的源漏共用。2：use the multi finger device, you can share the S/D in adjacent device问：相躁图，在带宽后面会有很大的上翘的尖，为什么会这种情况呢，是spur还是cp的各种效应照成的？只是几十m的pll其他指标都还可以，1m的时候有70dbc，就是后面有个很大的向上翘的尖，不知道为什么。答：1：如果是在带宽处phase noise的psd向上翘，那是pll的jitter peaking引起的，或者说是pll环路zero引起的。2：phase noise在带宽处上翘，是因为pll环路设计的相位裕度不够。3：对的，楼上说相位裕度的问题， 其实我在测试的时候遇到过这样子的情况。有的时候CP受到数字电路的干扰或者PLL内部有些模块出现微振荡，也可能的。如果是用spectreRF仿真出来