数字电路第五章触发器.ppt

5. 锁存器与触发器 双稳态（bistable multivibrator）,存储一位二进制数/码 锁存器（Latches）：transparent 基本SR锁存器 带逻辑门控的SR锁存器 D锁存器 触发器（flip-flop） 工作特点：non-transparent，仅在边沿对输入信号敏感 结构特征：主从结构、维持阻塞的、利用传输延迟的等 逻辑功能(时序逻辑的表达方式) RS触发器、JK触发器、T触发器、D触发器 各触发器功能的转换 基本SR锁存器1 基本SR锁存器2 基本SR锁存器3 基本SR锁存器4 基本SR锁存器5 逻辑门控SR锁存器1 逻辑门控SR锁存器2 逻辑门控SR锁存器3 D锁存器1 D锁存器2（74HC373） SR触发器1 SR触发器2 JK触发器1 JK触发器2 JK触发器3 T及T’触发器 D触发器 不同功能触发器相互转换 JK触发器变…1 JK触发器变…2 作业 Cross coupled NOR logic gate Restricted combination Cross coupled NOR logic gate Restricted combination Cross coupled NOR logic gate Restricted combination Cross coupled NOR logic gate Restricted combination Cross coupled NOR logic gate Restricted combination Cross coupled NOR logic gate Restricted combination Cross coupled NOR logic gate Restricted combination Cross coupled NOR logic gate Restricted combination TAKE A REST 作业 A L1 B L2 0 1 1 1 1 0 维持 0 0 状态 R S 具有“0”、“1 ”两个稳态（ bistable multivibrator ），用于存储一位二进制数/码；特指结构较简单的一类存储单元 基本Set-Reset锁存器 电路结构：一对输入、输出交叉耦合的或非门 原理图、功能表、逻辑符号 缺陷：约束条件 解决办法 ≥1 ≥1 R Q S Q 0 1 1 1 1 0 维持 0 0 状态 R S S R Q 0 0 0 1 1 1 0 1 0 0 0 1 1 1 0 1 0 0 0 1 1 1 0 0 Q P207例5.2.1：基本SR锁存器的S、R端输入波形如图所示，试画出Q和Q端的波形（设锁存器的初始状态为“1”）。 R Q S Q ≥1 ≥1 不确定 讨论由与非门构成的基本SR锁存器 电路结构：一对输入、输出交叉耦合的与非门 原理图、功能表、逻辑符号 缺陷：约束条件 A L1 B L2 1 0 0 0 0 1 维持 1 1 状态 R S S Q R Q ≥1 ≥1 R Q S Q 例：在用与非门组成的基本RS触发器中，设初始状态为0，已知输入R、S的波形图，画出两输出端的波形图。 Q Q R S 基本SR锁存器用于机械开关消抖：P208-210 +5V +5V A B 消抖 开关处于A、B之间时，A=B=1使锁存器维持原态 电路结构：在基本SR锁存器前加了一级控制门，由E决定 控制门的开关 原理图、逻辑符号 主要特征：同步数据锁存，锁存使能信号又称同步信号 E=1时，控制门打开，实现正常的基本SR锁存功能 E=0时，维持原态 0 1 0 1 0 1 0 1 0 0 例5.2.3：逻辑门控SR锁存器的E、S、R的波形如图所示。假设锁存器的初始状态为“0”，试画出Q3、Q4、Q、 “Q非”的波形 0 1 1 1 1 0 维持 0 0 状态 Q4 Q3 0 1 0 1 0 1 例5.2.3：逻辑门控SR锁存器的E、S、R的波形如图所示。假设锁存器的初始状态为“0”，试画出Q3、Q4、Q、 “Q非”的波形 0 1 1 2 3 4 E S R Q3 Q4 Q Q 讨论：控制门与基本锁存器的配合以及锁存使能信号 基本SR锁存器 或非门 与非门 输入有效信号 高电平 低电平 关门控输出 低电平 高电平 有?出低 对门控的要求 有?出高 或非门 与门 与非门 或门 E：？ 关于控制的更多讨论 电路结构：在逻辑门控SR锁存器的基础上对输入端做改变 原理图、逻辑符号、功能表 主要特征： E=1时，控制门打开，实现正常的D锁存功能 E=0时，维持原态 时序逻辑的表达方式： 图：逻辑符号、逻辑图、状态转换图、时序波形图 表：特性表、状态转换表 方程： 特性方程（特指锁存器及触