数字逻辑电路样卷.pdfVIP

数字逻辑电路 1. Y ABCD, , ,  m(i1,2,3,4,5,6,7,8,9,10,11,12,13,14,15)   i i 解：①填卡诺图， ②圈１，合并最小项 ③将每个圈所对应的最小项相加，得 Y ABCD Y(ABCD, , , ) m(i0,2,3,5,6,7,8,9) 2.   i  i ABAC 0 约束条件关系 式 解：画出卡诺图，在编号为０，２，３，５，６，７，８，９的方格内填１值，由无关 条件 ，在乘积项ABAC, 所覆盖的方格内填 值，剩余的其它方格内填０值， ABAC 0  绕１格并充分利用╳格画包围圈，如图A2.14.2所示。将各包围圈合并后的乘积项相加得化 简结果为： Y ACBDDB CD BD BD AB 00 01 11 10 00 1 0 1 1 01 0 1 1 1 C 11 10 1 1 A 五、指出图T4-5所示电路的输出逻辑电平是高电平、低电平还 是高阻态。已知图(a)中的 门电路都是74系列的TTL 门电路，图(b)中的门电路为CC4000系列的CMOS 门电路。 图T4.5 解： TTL 门电路的输入端悬空时，相当于高电平输入，输入端接有电阻时，其电阻阻值大 k k 于1.4 时，该端也相当于高电平，电阻值小于0.8 时，该端才是低电平。而CMOS 逻辑门电路，输入端不管是接大电阻还是接小电阻，该端都相当于低电平 （即低电位）。 所以有如下结论： (a) 为低电平状态； 是低电平状态； 是高电平状态； 输出为高阻状态； L L L L 1 2 3 4 (b) 输出为高电平； 输出是低电平状态； 输出是低电平状态； L L L 1 2 3 １．组合逻辑电路通常由____组和而成。 （a）记忆元件 （b）门电路 （c）计数器 （d）以上均正确 ２．能实现算术加法运算的电路是____。 （a）与门 （b）或门 （c）异或门 （d）全加器 答案 （d）注释：与门，或门，异或门等实现的是逻辑运算，半加器，全加器，加法器 实现的是算术运算 ３．N位二进制译码器的输出端共有____个。 （a）2n个 （b） 个n （c）16个 （d）12个 2 ４．3线-8线译码器74LS138，若使输出Y 0，则对应的输入端AAA 应为____. 5 2 1 0 （a）001 （b）100 （c）101 （d）110 5．要使3-8线译码器正常工作，使能控制端 、 、 的电平信号为____。 G GA GB