数字电路技术时序逻辑电路分析(正式)要点.pptVIP

* * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * 扩展应用 （四位 八位） 并行数据输入 并行数据输出 6.3.1、移位寄存器 （代码在寄存器中左右移动） * 用于计数、分频、定时产生节拍脉冲等 分类：按时钟分，同步、异步 按计数过程中数字增减分，加、减和可逆 按计数器中的数字编码分，二进制、二-十进制 按计数容量分，十进制，60进制。。。 6.3.2、计数器 * 6.3.2、计数器 一、同步计数器 1. 同步二进制计数器 ①同步二进制加法计数器 原理：根据二进制加法运算规则可知：在多位二进 制数末位加1，若第i位以 下皆为1时，则第i位应翻 转。 由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑 式应为 * 状态转换表 * 电路的状态转换图 　 Q0n+1 = Q0 Q1n+1 = Q0Q1+ Q0Q1 Q2n+1 = Q0Q1Q2+ Q0Q1Q2 Q3n+1 = Q0Q1Q2Q3 + Q0Q1Q2Q3 每输入16个计数脉冲计数器工作一个循环，并在输出端 Q3产生一个进位输出信号，所以又把这个电路叫十六进制计数器。 电路的状态方程： * 同步二进制加法计数器的时序图 CP Q3 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 Q0 Q1 Q2 由时序图上可以看出，若计数输入脉冲的频率为f0，则Q0、 Q1、 Q2、 和Q3端输出脉冲的频率将依次为f0/2、 f0/4、 f0/8、和f0/16。针对计数器的这种分频功能，也把它叫做分频器。 * 6.3.2、计数器 器件实例： 74LS161 * 异步清零 0 0 0 0 TT C0 Q3 Q2 Q1 Q0 D3 D2 D1 D0 LD RD TP 74LS161 CP 器件实例： 74LS161 6.3.2、计数器 * 同步并行置数 0 d3 d2 d1 d0 d3 d2 d1 d0 脉冲 TT C0 Q3 Q2 Q1 Q0 D3 D2 D1 D0 LD CR TP 74LS161 CP 器件实例： 74LS161 6.3.2、计数器 * × × × × 1 1 TT·TP=0 保持 TT·TP=1 计数 TT C0 Q3 Q2 Q1 Q0 D3 D2 D1 D0 LD CR TP 74LS161 CP 脉冲 器件实例： 74LS161 6.3.2、计数器 * ②同步二进制减法计数器 原理：根据二进制减法运算规则可知：在多位二进 制数末位减1，若第i位以 下皆为0时，则第i位应翻 转。 由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑 式应为： 6.3.2、计数器 * 用T触发器接成的同步二进制减法计数器 同步二进制减法计数器的状态转换真值表 * 单时钟同步十六进制加/减计数器74LS191 有些应用场合要求计数器既能进行递增计数又能进行递减计数，这就需要做成加/减计数器。 74191具有异步预置数功能。 电路只有一个时钟信号输入端，电路的加、减由U/D的电平决定，所以称这种电路结构为单时钟结构。 * 74191的功能表 74191的时序图： CP0是串行时钟输出端。当C/B=1的情况下，在下一个CPI上升沿到达前CPO端有一个负脉冲输出 * 2. 同步十进制计数器 ①加法计数器 基本原理：在四位 二进制计数器基础 上修改，当计到 1001时，则下一个 cp电路状态回到 0000。 6.3.2、计数器 * 　状态转换表： * 电路的状态转换图 * 同步十进制加法计数器74LS160的逻辑图 74160的功能表与74161的功能表相同 * 6.3.2、计数器 器件实例： 74LS160 * 8421BCD码同步加法计数器74LS160 74LS160功能表 CR LD TT TP CP D3 D2 D1 DO 输 入 输 出 功能 说明 Q3 Q2 Q1 Q0 0 × × × × × × × × 0 0 0 0 异步 清