EDA技术与CPLD FPGA开发应用简明教程 24译码器.docVIP

内蒙古工业大学信息工程学院 实 验 报 告 课程名称：实验类型： 验证性□ 综合性□ 设计性实验室名称： 班级： 学号：姓名：： 实验日期： 实验一 MAX+PLUSⅡ软件的使用 实验目的： 学习VHDL语言的基本指令及编程方法。 熟悉在PC机上运用MAX+PLUSⅡ软件和EPLD进行电路设计的设计和仿真过程。 实验设备：PC机 实验原理 软件操作方法见第五章。 组合逻辑电路的设计。 原理图输入法。写出2-4译码器的真值表，根据真值表，从Prim库中调出元件做出电路原理图。 VHDL输入法。程序应包括库说明语句、实体说明、构造体说明，可用IF语句（还可选用其它语句）语句实现2-4译码器。 时序逻辑电路的设计。 原理图输入法。参照数字逻辑电路中学到的知识，时序逻辑电路的设计分为以下几步：画出状态转换图；状态分配和化简；列出状态方程和输出方程；选择触发器（例：选择D触发器，Prim库中的DFF），做电路原理图。之后按照第五章的步骤进行编译和仿真。 VHDL输入法。画出状态转换图，用VHDL语言描述该状态机，之后按照第五章的步骤进行编译和仿真。 实验内容： 设计一个2-4译码器，并验证其功能。 用原理图输入法设计，并仿真设计结果。 用VHDL语言进行设计，并仿真设计结果。 实验报告要求： 写出VHDL语言源程序