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EDA技术复习题例 选择题　 EDA技术最终实现的目标是（A） 工A　ASIC，　B　FPGA　C　CPLD　　D　GAL 下面不是实现ASIC的方法是（D）， A　包括超大规模可编程逻辑电路（FPGA、CPLD）　 B　半定制或全定制ASIC C　混合ASIC D　SOPC FPGA是指（B） A复杂的可编程逻辑器件 B现场可编程逻辑器件 C片上系统 D全定制专用集成电路 SOPC是指（A）。 A 片上可编程系统 B现场可编程逻辑器件 C片上系统 D全定制专用集成电路 VHDL综合包括四个层次：其中行为综合是指（b）？？ A　从自然语言转换到VHDL语言算法表示。 B　从算法表示转换到寄存器传输级（RTL），即从行为域到结构域的综合。 C　RTL级表示转换到逻辑门的表示。 D　从逻辑门表示转换到版图表示（ASIC），或转换到FPGA的配置网表文件。 下列约束中EDA综合器不能够识别并优化的是（D）。 设计规则约束 时间约束 面积约束 行为约束。 与自顶而下的设计方法相比，下面哪个不是自底而上设计方法的特点（D）。 低效　B　低可靠性　C　费时费力　D　成本低　 下面哪种器件是属于复杂的可编程逻辑器件（D）。 PROM　B　PAL　C　GAL　D　CPLD 下面哪种器件是属于简单的可编程逻辑器件（A）。 PROM　B　FPGA　C　FIEX10K系列　D　CPLD 10，下面一段VHDL源码综合后形成什么电路（　B　） ARCHITECTURE bhv OF DFF1 IS SIGNAL Q1 : STD_LOGIC ; 　　 PROCESS (CLK) 　　 BEGIN 　　IF CLKEVENT AND CLK = 1 THEN Q1 = D ; 　　　 END IF; Q = Q1 ; 　　　 END PROCESS ; 　　A　组合逻辑电路　　B　时序逻辑电路　 C　即是组合电路也是时序电路　D　模拟电路 11，下面一段VHDL源码综合后需多少个触发器或锁存器（　C　） ARCHITECTURE reg1 OF reg1 IS SIGNAL a, b : BIT; BEGIN PROCESS (clk) BEGIN IF clk=1 AND clk’event THEN a = d; b = a; q = b; END IF; END PROCESS; END reg1; A　　1个　B　2个　　C　3个　D　4个 常用语句语法的功能判别。 找错并订证 2，LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL;―― ENTITY CNT4B IS PORT (CLK : IN STD_LOGIC; RST : IN STD_LOGIC; ENA : IN STD_LOGIC; OUTY : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT4B; ARCHITECTURE behav OF CNT4B IS variable CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);――― BEGIN P_REG: PROCESS(CLK, RST, ENA) 　――― IF RST = 1 THEN CQI = 0000; ELSIF CLKEVENT AND CLK = 1 THEN IF ENA = 1 THEN CQI = CQI + 1; ELSE CQI = 0000; ―――― END IF; OUTY = CQI ;――― END PROCESS P_REG ; COUT = CQI(0) AND CQI(1) AND CQI(2) AND CQI(3); END behav; 简答题　 什么是时序仿真？ 什么是功能仿真？ 简述用Quartus II　EDA工具进行FGPA、CPLD设计的操作流程。 什么是查找表结