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数字锁相位同步提取的 VHDL 实现 詹鹏 郭勇 赖武刚 蔡顺燕 （成都理工大学 四川 成都 610059） 摘要：本文设计了一种在数字通信系统中的数字锁相位同步提取方案，详细介绍了本设计的 位同步提取原理及其各个组成功能模块的 VHDL 语言实现，并在 Quartus II 开发平台上仿真 验证通过。本设计采用 VHDL 语言编程且在 FPGA 芯片上实现，具有可移植性好、体积小、 低功耗、可靠性高、方便维护和升级等优点，增强了系统的可靠性和稳定性。经验证该位同 步提取设计方案能够快速的提取位同步时钟，稳定性好。 关键词：位同步；FPGA；VHDL；锁相环；数字通信 分类号：TP311,TN919 文献标识码：B Implementation of Digital phase-locked Bit Synchronous extract based on VHDL ZHAN Peng GUO Yong LAI Wu –gang Cai Shun-yan ( Chengdu University Of Technology Si Chuan Cheng Du 610059) Abstract ：This article has designed one kind of digital phase-locked bit synchronous extraction project in the digital communication system, introduced bit synchronous extraction principles and VHDL language realization of each composition function module in detail, and have passed the simulating in the development platform -Quartus II. This design is achieved in a FPGA chip using VHDL language to program. It has the merits of good transplant 、small size 、low-power consumption、high reliability 、facilitate to maintain and upgrade, and so on… enhanced the reliability and stability of digital communication system. This design can complete bit synchronous clock extraction rapidly and good stability after confirmation. Key words: Bit Synchronous；FPGA；VHDL；Phase-locked loop；Digital Communication 1．引言 在数字通信系统中，发送端按照一个确定的时钟逐个传送码元。在接收端须有一个准确 的抽样判决时钟才能正确判决所接收到的码元，因此，在接收端需要有一个与发送端的时钟 脉冲序列相一致的确定抽样判决时刻的时钟脉冲序列，在最佳判决时刻对接收到的码元进行 抽样判决，我们把在接收端产生与接收码元的重复频率和相位一致的定时脉冲序列的过程称 为码元同步或位同步。 实现位同步的方法有直接法和插入导频法两种，而直接法又分为滤波法和锁相法，本文 讨论的是采用数字锁相法实现位同步提取。在一般数字通信系统设计中，同步单元电路大多 以标准逻辑器件按传统数字系统设计方法设计而成，其缺点是逻辑规模小、功耗大、可靠性 低。随着可编程逻辑器件 FPGA 的广泛应用，数字系统的设计变得更加的方便和灵活。本设 计采用 VHDL 语言编程实现，将位同步提取电路集成在一片 FPGA芯片上，具有体积小，功耗 低，可靠性高的特点。 2 ．位同步提取原理 位同步提取总体原理框图如图 1所示，主要由过零提取、鉴相器、脉冲形成、脉冲加减 控制和 N 分频器几个部分组成。输入的非归零二进制码元经过零提取后送入鉴相器，鉴相 器对过零提取后的