第七章(多周期CPU)27要点.pptVIP

7.1.5 结果写回周期WB 结果写回周期WB(Write Back)是把ALU的计算结果或者从存储器取出的数据写入寄存器堆。目的寄存器有rd和rt之分： add/sub/and/or/xor/sll/srl/sra: RegisterFile[rd]?C; addi/andi/ori/xori/lui: RegisterFile[rt]?C; lw: RegisterFile[rt]?C; 结果写回周期WB的电路如下图。 结果写回电路 P C Control Unit op func I R 0 1 we rna qa rnb wn d qb jal rd rt Regfile C f 0 1 regrt wreg 图 结果写回周期WB(忽略了其他部分的电路) 0 1 D R m2reg 控制信号m2reg选择DR或C；regrt选择rd或rt；jal=0；wreg=1。 7.2 多周期CPU的总体电路及Verilog HDL代码 7.2.1 多周期CPU的总体电路 多周期CPU加上存储器的总体电路图如下图。 除了控制部件，其他所有的部件都已经在设计单周期CPU时描述过了。 P C a do Mem di 4 0 1 2 3 pcsource Control Unit op func a aluc z ALU b alusrcb selpc I R 0 1 0 1 2 3 aluc wpc wir we rna qa rnb wn d qb e jal rs rt A B Regfile imm C f 0 1 addr sext wreg 图 多周期CPU+存储器的总体电路图 z 0 1 sa shift D R 0 1 iord wmem 0 1 1 0 rd regrt m2reg 7.2.2 多周期CPU的Verilog HDL代码 模块mccomp是多周期CPU加上存储器的Verilog HDL代码。它调用了多周期CPU模块mccpu和存储器模块mcmem。 模块mccomp代码如下： module mccomp(clock,resetn,q,a,b,alu,adr,tom,fromm,pc,ir,mem_clk); parameter width=32; input clock,resetn,mem_clk; output [width-1:0]a,b,alu,adr,tom,fromm,pc,ir; output [2:0] q; wire wmem; mccpu mc_cpu(clock,resetn,fromm,pc,ir,a,b,alu,wmem,adr,tom,q); mcmem memory(clock,fromm,tom,adr,wmem,mem_clk,mem_clk); endmodule 第 7 章 多周期CPU及其Verilog HDL实现 学习指南 把一条指令的执行分成若干个周期 取指令周期IF 指令译码周期ID 指令执行周期EXE 存储器访问周期MEM 结果写回周期WB 多周期CPU的总体电路及Verilog HDL代码 多周期CPU的总体电路 多周期CPU的Verilog HDL代码 用有限状态机实现多周期CPU的控制部件 多周期CPU的控制部件的状态转移图 多周期CPU的控制部件的总体结构 控制信号的产生 控制部件的Verilog HDL代码 存储器及测试程序设计 存储器设计 测试程序代码 多周期CPU测试结果 单周期CPU用一个时钟周期执行一条指令。而确定时钟周期的时间长度时要考虑执行时间最长的指令，以此写出时钟频率。 因此不管每条指令的复杂程度如何，单周期CPU都花费相同的时间去执行每条指令，造成了时间上的浪费。 本章讨论多周期CPU的设计方法并给出Verilog HDL代码。 多周期CPU的思想是把一条指令的执行分成若干个小周期，根据每条指令的复杂程度，使用不同数量的小周期(周期)去执行。 7.1 把一条指令的执行分成若干个周期 在实现的20条指令中，最复杂的指令就是lw rt,offset(指令中的偏移量）(rs)。 它需要5 个周期，其整个执行过程为： 根据PC取指令，并把PC+”1”。 对指令译码并读出rs寄存器的内容。 计算存储器地址：由rs寄存器的内容与指令中的偏移量offset相加得到。 使用计算好的地址访问存储器，从中读出一个32位的数据。 最后把该数据写入寄