频率可变的任意波形发生器.docVIP

深 圳 大 学 实 验 报 告 课程名称： Verilog使用及其应用 实验名称： 频率可变的任意波形发生器 学院： 电子科学与技术学院 前言 波形发生器是一种数据信号发生器，在调试硬件时，常常需要加入一些信号，以观察电路工作是否正常Verilog HDL是一种硬件描述语言（HDL:Hardware Discription Language），是一种以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 图 1-1 系统总体设计方案 DDS是一种把数字信号通过数/模转换器转换成模拟信号的合成技术。它由相位累加器、相幅转换函数表、D/A转换器以及内部时序控制产生器等电路组成。 参考频率f_clk为整个合成器的工作频率,输入的频率字保存在频率寄存器中,经Ｎ位相位累加器,累加一次,相位步进增加,经过内部ROM波形表得到相应的幅度值,经过D/A转换和低通滤波器得到合成的波形。△P为频率字,即相位增量;参考频率为ｆ_clk;相位累加器的长度为Ｎ位,输出频率ｆ_out为： F_out——输出信号的频率； N————相位累加器的位数； △P———频率控制字（步长）； F_clk——基准时钟频率。 图1-2 四种波形单周期的取样示意图 段地址