场效应晶体管详解.ppt

共质心可以消除梯度的影响 1）一致性 匹配器件质心应近似一致，尽量重合 2）对称性 阵列应相对于X轴和Y轴对称，应该是用阵列中各单元的位置对称 3）分散性 阵列应具有最大程度的分散性，器件的各组成部分均匀分散在阵列中。 4）紧凑性 阵列应尽可能紧凑，接近正方形 5）方向性 1，分散性较差，因有长串的段属于同一器件 2，存在间隙，不紧凑 3 ，较好 4，分散性较差，中间有长串的段属于同一器件 可以分成两个部分，并对角分布， Rules for match This one is better！！！ Something Especial for MOS M=1的两个器件进行匹配一般不要将其merge Rules for match Common Centroid Symmetry Layout（AB BA） Something Especial for MOS M=2，merge 栅、源接衬底电位 网表修改 版图设计者不得自行修改网表！ Rules for match Common Centroid Symmetry Layout（AB/BA） Dummy Via Something Especial for MOS 器件未加Dummy Rules for match Common Centroid Symmetry Interdigitation Layout Something Especial for MOS 开关感性负载的器件在正常工作时会产生极大的瞬间能量，这些瞬态不会引起闩锁，也会向敏感电路注入噪声，高频MOSFET的栅极驱动会遇到栅导线谐振引起的严重瞬变。所以MOSFET栅极驱动和感性负载驱动的输出电路必须仔细使用电子保护环屏蔽以减小噪声耦合和闩锁敏感度。 Guard Ring ！！Guard Ring 必须封闭 应该采用后者 Coaxial Shielding M3 M2 Signal M1 M2 GND ！！绕线时，先走Shielding结构，再绕其他线 ！如果需要shielding结构，请电路设计者事先告知 via2 via1 Differential Signal A： B： A－B： ！！差分输入对管的输入信号线要按最小间距走 差分输入对管要尽量精确匹配 Decoupled Power Rails Quiet V+ V- Noise 大耦合电容 除非特别说明，该电容不必在版图设计开始时即确定大小、位置，通常在版图最终拼整图时，利用“边角余料”空隙画上即可。 Stacked Power Rails M3 M2 M1 GND GND VDD 小电容 层叠电源线和地线，会形成许多小电容 对于高频噪声的泄放很有用 在做cell ring时，除非工艺方有特定要求，往往都做成电源线与地线层叠的形式： 方便ESD走线 增大寄生电容。 Individual Power Rail 干扰较大的模块和敏感模块需要从I/O端单独加电源 模块间保护环需要从I/O端单独加电源 A B D C A与D之间的相互干扰最小 C与D之间的相互干扰最大 PAD 缺点：减小了A支路上电源金属的电流承载能力 增大了A支路上的寄生电阻，并产生较大压降 更改原理图后一定记得check and save 完成每个cell后要归原点 器件的个数是否和原理图一至(有并联的管子时注意)；各器件的尺寸是否和原理图一致。一般在拿到原理图之后，会对布局有大概的规划，先画器件，(器件之间不必用最小间距,根据经验考虑连线空间留出空隙)再连线。对每个器件的各端从什么方向,什么位置与其他物体连线必须先有考虑 如果一个cell调用其它cell，被调用的cell的vssx,vddx,vssb,vddb如果没有和外层cell 连起来，尽量在布局低层cell时就连起来 尽量用最上层金属接出PIN 接出去的线拉到cell边缘,布局时记得留出走线空间 金属连线不宜过长；也不能太宽。太长或是太宽的时候由于金属应力的存在，工艺做的时候会发生形变，容易起翘 电容一般最后画，在空档处拼凑，电容上下级板的电压注意要均匀分布；电容的长宽不宜相差过大，可以多个电容并联 小尺寸的mos管孔可以少打一点 管子的沟道上尽量不要走线 多晶硅栅不能两端都打孔连接金属，栅上的孔最好打在栅的中间位置，一般打孔最少打两个，Contact面积允许的情况下,能打越多越好,尤其是input/output部分，因为电流较大。但如果contact阻值远大于diffusion则不适用.传导线越宽越好，因为可以减少电阻值,但也增加了电容值。 连线接头处要重叠，画的时候将该区域放大可避免此错误。 摆放各个小CELL时注意不要挤得太近，没有留出走线空间。最后线