硬件描述语言及器件(侯伯亨版)精要.pptVIP

程序包 1.std_logic_1164程序包 2.numeric_std程序包 库和程序包的常用写法 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; 配置（configuration）语句 配置（configuration）语句描述层与层之间的连接关系以及实体与构造体之间的连接关系。在仿真时，可以利用配置来选择不同的构造体，进行对比验证以得到性能最佳的构造体。 配置根据不同的使用情况，大体分为四种类型：默认配置、元件配置、块配置和构造体配置。 配置语句的语法格式 Configuration 配置名 of 实体名 is 【语句说明】； end 配置名； Configuration 配置名 of 实体名 is for 选配构造体名 end for； end 配置名； 默认配置语句 VHDL程序结构图 作业： 将例3-4画出时序仿真图，要求画出输入d0,d1,sel，输出tmp1,tmp2,tmp3,q，其中输入条件自己设置。 适合班级：11060442 教学东区15610H 第二课 VHDL语言程序基本结构 VHDL标识符（Identifiers） 基本标识符由字母、数字和下划线组成 第一个字符必须是字母 最后一个字符不能是下划线 不允许连续2个下划线 保留字(关键字)不能用于标识符 大小写是等效的 VHDL 大小写不敏感 eqcomp4.vhd 包 实体 构造体 文件名和实体名一致 每行；结尾 关键字begin 关键字end后跟实体名 关键字end后跟构造体名 库 --eqcomp4 is a four bit equality comparator Library IEEE; use IEEE.std_logic_1164.all; entity eqcomp4 is port(a, b:in std_logic_vector(3 downto 0); equal :out std_logic); end eqcomp4; architecture dataflow of eqcomp4 is begin equal = ‘1’ when a=b else ‘0’; End dataflow; VHDL语言的五个部分 实体（Entity）：描述所设计的系统的外部接口信号； 构造体或构造体（Architecture）：描述系统内部的结构和行为； 配置（Configuration）：从库中选取所需单元组成系统设计的不同版本； 包（Package）：存放各设计模块都能共享的数据类型、常数和子程序； 库（Library）：存放已经编译的实体、构造体、包、配置。 VHDL 程序的基本结构 实体：VHDL语言的硬件抽象。它表示具有明确的输入、输出的硬件设计的一部分。 构造体：指定设计实体输入和输出之间的行为、逻辑关系或功能 。 VHDL 程序的基本结构 多次使用低 层次实体 多个顶层结 构体使用同 一个实体 实体（Entity） 描述此设计功能输入输出端口（Port） 在层次化设计时，Port为模块之间的接口 在芯片级，则代表具体芯片的管脚 a b s co Entity addr1 is port(a, b: in bit ; s,co:out bit ); end addr1; 实体说明的语法示格式 entity 实体名 is 【generic（类型说明）】--定义端口大小，IO引脚分配 port（ 信号名：模式 信号类型； 信号名：模式 信号类型； … 信号名：模式 信号类型 )； end 实体名； 实体－－端口的模式 输入（Input）：clk、reset、en、addr等 输出（Output）：输出信号，不能内部引用 双向（Inout）：可代替所有其他模式，用于设计双向总线 缓冲（Buffer）：与Output类似，但允许该管脚名作为一些逻辑的输入信号 不定（Linkage）：不定方向，哪个方向都可连接 Out与Buffer的区别 Entity test1 is port(a: in std_logic; b,c: out std_logic ); end test1; architecture a of test1 is begin b = not(a); c = b;--Err