PPM基带系统的建模与VHDL设计课程设计论文.docVIP

课程设计整个设计过程的主要内容是使用VHDL语言编程在FPGA上实现一个PPM基带系统，该系统能实现PPM信号产生、PPM信号解调等功能。主要使用Quartus II工具软件编写VHDL程序实现该PPM基带系统，并下载程序，在可编程逻辑器件实验板上进行测试。 PPM的原理是将一段时间分成M等分，每等份称为一个时隙，在一帧的时间内的某个时隙发出一个脉冲。这一帧时间就是一个PPM信号，它包括M个时隙和一个保护时间。设一帧传输时间为T，那么信息传递速率 bit/s PPM调制与解调系统的主要功能如下：对输入的数字信号进行调制得到窄脉冲PPM信号以便在信道上传输；接收端对接收到的PPM信号进行解调还原出数字信号。 PPM调制实际上就是一个计数输出脉冲的过程。时隙分频器的分频比由脉宽控制信号控制，帧分频器对时隙信号计数，当计数值与调制数据相比较，当二者相等时就输出脉冲，当计数值与调制的进制数相等时就输出帧信号。输出的PPM脉冲信号和帧信号经过输出模块输出给解调器。同时时隙信号也输出给解调器。 PPM解调器计数其对时隙信号计数，当出现PPM脉冲时就输出计数值，帧信号的作用是对计数器清零。解调后的数据经过输出模块输出。 图1：PPM基带系统模型 PPM的原理：将一段时间分成M等份，每等份称为一个时隙，在一帧的时间内的某个时隙发出一个脉冲。这一帧时间就是一个PPM信号，它包括M个时隙和一个保护时间。 2.PPM调制的原理： 图1所示的串/并变换器相当于一个二进制加法器，设输入信号为a，当a为1时，经过加法器变为10，当a为0时，经过加法器变为00. 图1中的二进制分频器是4分频器，输出高低2位二进制信号。比较器用于比较分频器输出的高位与加法器的高位，以及分频器的低位与加法器的低位，当它们相同时则输出为“1”，否则输出“0”。由于分频器的2位输出对应四种状态（00、01、10、11），每种状态是依次输出的，这也就说明不同的状态对应不同的时间位置，而串/并变换器只输出两种状态（00、10），这与分频器输出的四种状态中的两种状态相同，在比较器中只有在分频器输出（00、10）这两种状态时才输出为“1”，其他情况下则输出“0”，又由于在分频器的一个分频周期内，分频器只输出四个不同2位码，那么在一个分频周期内，比较器只输出一个“1”脉冲。该脉冲的起始位置根据信码的电平不同而变化。这样就可得到随信码的电平不同输出脉冲起始位置不同的输出信息。脉冲形成器是通过一个D触发器对比较器的输出信号进行整形即进行一个时钟周期的延迟并反相后再与比较器的输出信号相与，这样就得到了窄脉冲PPM信号。 三.PPM信号产生的各功能模块的VHDL程序设计 1.加法器（串/并变换）的程序设计 library ieee; use ieee.std_logic_1164.all; entity jiafaqi is port(a:in std_logic; o1,o2:out std_logic); end entity jiafaqi; architecture fh1 of jiafaqi is begin o1=(a or a)and(a nand a); o2=not(a nand a); end architecture fh1; 2.分频器的程序设计 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity fenpin is port(clk:in std_logic; outp0,outp1:out std_logic); end fenpin; architecture bh of fenpin is begin process(clk) variable sum:std_logic_vector(2 downto 0); begin if rising_edge(clk)then sum:=sum+1; outp0=sum(0); outp1=sum(1); if sum=4 then sum:=000; end if; end if; end process; end bh; 3.比较器的程序设计 library ieee; use ieee.std_logic_1164.all; entity bijiaoqi_1 is port(a1,a2,b1,b2:in std_logic; m:out std_logic); end entity bijiaoqi_1; architecture fm1 of bijiaoqi_1 is signal zdf1,zdf2:std_lo