第8章逻辑门电路解析：.pptVIP

*第8章 EN 即 Enable 功能表 Z 0 AB 1 Y EN 使能端的两种控制方式 使能端低电平有效 使能端高电平有效 功能表 Z 1 AB 0 Y EN EN *第8章 控制端低电平有效 当 时，Y为高阻态 当 时， 三态门的应用 *第8章 （1）用三态输出门接成总线结构 让各门的控制端处于高电平，即任意时刻只让一个TSL门处于工作状态，而其余的TSL门均处于高阻状态，这样总线会轮流接受各TSL门的输出。 （2）用三态输出门实现数据的双向传输 *第8章 当EN=1时： G1工作而G2呈高阻态，数据D0经G1反相后送到总线上去； 当EN=0时： G2工作而G1呈高阻态，来自总线的数据经G2反相后由送出。 *第8章 逻辑符号 名 称 输出表达式 3、常用三态门的图形符号和输出逻辑表达式 Y = 高阻 （EN=0 时） A （EN=1 时） Y = A （EN= 0 时） 高阻 （EN= 1 时） Y = 高阻 （EN= 0 时） AB （EN=1 时） Y = 高阻 （EN= 1 时） AB （EN=0 时） 三态非门 （1 控制有效） 1 EN EN A Y 1 EN EN A Y EN EN A Y B EN EN A Y B 三态非门 （0 控制有效） 三态与非门 （1 控制有效） 三态与非门 （0 控制有效） 8.2. CMOS逻辑门电路 1.CMOS反相器 *第8章 （1）uA＝0V时，TN截止，TP导通。输出电压uY＝VDD＝10V。 （2）uA＝10V时，TN导通，TP截止。输出电压uY＝0V。 8.2.1 CMOS门电路 CMOS反相器的电压传输特性 *第8章 *第8章 2、CMOS与非门 ①A、B当中有一个或全为低电平时，TN1、TN2中有一个或全部截止，TP1、TP2中有一个或全部导通，输出Y为高电平。 ②只有当输入A、B全为高电平时，TN1和TN2才会都导通，TP1和TP2才会都截止，输出Y才会为低电平。 *第8章 3.CMOS或非门 ①只要输入A、B当中有一个或全为高电平，TP1、TP2中有一个或全部截止，TN1、TN2中有一个或全部导通，输出Y为低电平。 ②只有当A、B全为低电平时，TP1和TP2才会都导通，TN1和TN2才会都截止，输出Y才会为高电平。 1.CMOS传输门（TG门【TRANSMISSION GATE】） *第8章 TG门的电路结构和逻辑符号 8.2.2 其他类型的CMOS门电路 ①C＝0、 ，即C端为低电平（0V）、 端为高电平（＋VDD）时， TN和TP都不具备开启条件而截止，输入和输出之间相当于开关断开一样。 ②C＝1、 ，即C端为高电平（＋VDD）、 端为低电平（0V）时，TN和TP都具备了导通条件，输入和输出之间相当于开关接通一样，uo＝ui。 *第8章 应用：作CMOS双向模拟开关 利用CMOS传输门和CMOS非门可以组成各种复杂的逻辑电路。 当C=0时，SW截止； 例如做模拟开关，用来传输模拟信号，这是一般的逻辑门无法实现的。 当C=1时，SW导通。 *第8章 2、CMOS OD门 （漏极开路的门电路） 如同TTLOC门，CMOS OD门，可用来实现“线与逻辑”。 *第8章 3.CMOS TSL门 ①E=1时，TP2、TN2均截止，Y与地和电源都断开了，输出端呈现为高阻态。 ②E=0时，TP2、TN2均导通，TP1、TN1构成反相器。 可见电路的输出有高阻态、高电平和低电平3种状态，是一种三态门。 *第8章 输出逻辑表达式和图形符号： Y = A 高阻 （EN=1时） （EN=0时） *第8章 8.3.1 TTL 集成逻辑门的使用 (1)电源电压用 + 5 V， 74 系列应满足 5 V ? 5% 。 (2)输出端的连接 普通 TTL 门输出端不允许直接并联使用。 三态输出门的输出端可并联使用，但同一时刻只能有 一个门工作，其他门输出处于高阻状态。 集电极开路门输出端可并联使用，但公共输出端和 电源 VCC 之间应接负载电阻 RL。 输出端不允许直接接电源 VCC 或直接接地。 输出电流应小于产品手册上规定的最大值。 8.3 集成电路时的使用 *第8章 3). 多余输入端的处理 与门和与非门的多余输入端接逻辑 1 或者与有用输入端并接。 接 VCC 通过 1 ~ 10 k? 电阻接 VCC 与有用输入端并接 　　TTL 电路输入端悬空时相当于输入高电平，做实验时与门和与非门等的多余输入端可悬空，但使用中多余输入端一般不悬空，以防止干扰。 *第8章 或门和或非门的多余输入端接逻辑 0 或者与有用输入端并接 *第