VHDL学习笔记资料.docVIP

第二章 语法基础 1、基本标识符不区分大小写 2、扩展标识符与基本标识符不同，例如：\COMPUTER\与Computer和computer都不相同。 3、VHDL语言中的对象有4类：常量（Constant）、信号（Signal）、变量（Variable）和文件（File）。 4、VHDL语言中的数据类型有5类：标量类型（Scalar Types）、复合类型（Composite Types）、存取类型（Access Types）、文件类型（File Types）和隐含类型（Protected Types）。 5、package封装库的时候可以将所有的程序包封装放在单独的一个.vhd文件内。（而不是直接单独编译这个.vhd文件）这样操作也是可以调用封装库的。 6、在信号赋值中，当在同一个进程中同一个信号赋值目标有多个赋值源时，信号赋值目标获得的是最后一个赋值源的赋值，其前面相同的赋值目标不作任何变化； 特别注意：信号赋值发生在一个进程结束时。 7、VGA使用时要把不用的 Blank_n 和 sync_n 都默认接地，不然会出现 叠影。 8、时钟PLL的不合理使用会影响到其他区域功能块的数据。 9、网口经88e1111在未接收到数据的时候，在RGMII模式下默认为”1101”输出，即x‘D’;复位的状态下是x’5’; 10、VGA显示时，要严格按照VGA的显示标准要求；例如：640*480@60Hz 的输入频率必须为25Mhz左右，以满足显示要求， 频率过低VGA将没有响应，频率过高将显示 输入信号超过范围。 11、vhdl中信号和变量在描述和使用时有哪些主要区别：符号不同：变量：= 信号 =延时：变量无延时 信号有延时位置：娈量在PROCESS 信号ARCHITECTUUE SIGNAL BEGIN 信号可以是全局量，只要在构造体中已定义，那么构造体内的所有地方都可以使用；变量是局部量，只能在进程、子程序中定义和使用。如果将结果带出外部，则必须将变量付给一个信号量才行。 12、处理不同位数的std_logic_vector类型数据相加，使用conv_integer（变量）转换成整型，再进行相加， 再用conv_std_logic_vector(变量，位数) 来转换成更多位数的； 如：library ieee; -- 可以实现两个16位数相加，输出带进位的32位 use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity vector_add_test is port(ivector1, ivector2 : in std_logic_vector(15 downto 0); ovector : out std_logic_vector(31 downto 0)); end vector_add_test; architecture one of vector_add_test is shared variable outv : integer; begin process(ivector1, ivector2) begin outv := conv_integer(ivector1) + conv_integer(ivector2); end process; ovector = conv_std_logic_vector(outv, 32); end one; 13、signal tap 使用时注意 下图的打钩都需要： VHDL设计中如果使用elsif count Mactype_offset then 。。。 则编译出来的结果会有错误产生，其中是由于 综合成电路的时候 判断条件不够明确， 因此需要进行如下的设计：elsif count Mactype_offset and count = (Mactype_offset - 2) then ； 第三章 VHDL语言的程序结构 1、实体 一般格式： ENTITY 实体名 IS [GENERIC语句；] --- 类型说明（可选项） PORT语句； --- 端口说明（必需项） [实体说明部分;] （可选项） [BEGIN 实体语句部分；] END [ENTITY] [实体名]； 端口说明部分 PORT(端口名， 端口名： 模式 数据类型 。。。 端口名， 端口名： 模式 数据类型); 端口名是赋予每个引脚的名字，其含义要明确，如D开头的端口名表示数据，A开头的端口名表示地址等。 端口的模式有：In 、Out 、