序列检测器设计解析.pptVIP

基于FPGA的简要通信模块设计 * * 数字系统设计实例三 怀化学院物理与信息工程系 指导老师：杨会平 设计流程框图 怀化学院物理与信息工程系 1-1 设计背景及意义 广泛应用于生活、军事、航空航天等各个领域（密码锁、数据通信、雷达、遥感、航天控制等）。 中小规模的数字集成电路构成的传统序列检测器电路往往存在电路设计复杂、体积大、抗干扰能力差以及设计困难、设计周期长等缺点 。 怀化学院物理与信息工程系 1-2 设计背景及意义 可编程逻辑器件（FPGA、CPLD）具有集成度高、工作速度快、可靠性高、调试方便等特点，而且设计电路简单、体积小。 利用VHDL硬件设计语言和模块化思想实现的序列检测器，其通用性和广泛性显著提高，可以节省大量的人力、物力、有效的缩短设计时间。目前，在工程应用中已经取得了显著的效果。 化学院物理与信息工怀程系 数字序列通信应用前景 1、物联网的身份验证系统 2、智能门禁系统 3、通信基站的应答机制基于硬件系统 4、物理签名系统 怀化学院物理与信息工程系 序列检测器设计 序列检测器状态图 S4 S5 S3 S2 S1 S0 任意序列 检测start 1 0 1 0 1 0 1 1 0 1 0 1 right 怀化学院物理与信息工程系 2 -1序列发生器VHDL程序 architecture one of fsq is signal Q:std_logic_vector(0 to 2 ); begin process(cp) begin if (cpevent and cp =1) then if Q=111 then Q=000; else Q=Q+1; end if; end if; end process; with Q select y=D(0) when 000, D(1) when 001, D(2) when 010, D(3) when 011, D(4) when 100, D(5) when 101, D(6) when 110, D(7) when 111, null when others; end one; 2-2 序列检测器VHDL程序 architecture behv of Comucation_test is signal Q: integer range 0 to 8; begin process(CLK,CLR,D1) --同步复位进程 begin if CLR=1 then Q= 0; elsif (CLK‘event and CLK=’1‘)then --上升沿有效的触发 case Q is when 0 = if DIN = D1(7) then Q=1;else Q=0;end if; when 1 = if DIN = D1(6) then Q=2;else Q=0;end if; when 2 = if DIN = D1(5) then Q=3;else Q=0;end if; when 3 = if DIN = D1(4) then Q=4;else Q=0;end if; when 4 = if DIN = D1(3) then Q=5;else Q=0;end if; when 5 = if DIN = D1(2) then Q=6;else Q=0;end if; when 6 = if DIN = D1(1) then Q=7;else Q=0;end if; when 7 = if DIN = D1(0) then Q=8;else Q=0;end if; …… …… when others= Q=0; end case; end if; end process; process(Q) begin if Q=8 then A=0000; else A=1111; end if; end pr