微电子与集成电路设计11分析报告.pptVIP

核心逻辑电路+输入输出PAD 在Lights.sdb 文件中有已绘制好的PAD，包括电源焊垫PadVdd、接地焊垫PadGnd、输入焊垫IPAD 与输出焊垫OPAD 输出成TPR 文件 用View—Design Navigator 命令 选择Tools——Extract 命令 已知某一逻辑门A的输出是驱动能力为1个单位驱动能力的信号，要求驱动等价为512个单位负载的电路负载。现请设计用于逻辑门A的输出与电路负载之间连接的线形缓冲电路，使得电路总延迟达到尽可能小。假设标称传送延迟为 0.1ns，单位惰性延迟为 0.1ns。画出所设计的缓冲电路，并计算延迟时间。 (2) Exact width 该层上所有object在特定方向上的准确宽度 * * （3）Not Exist 在指定的层上，所有object都不能存在。这是唯一不含距离的规则 * * （4）Spacing 在指定的层上或者在指定的两层之间的object的最小间距 * * （5）Surround 一个层上的物体，在每个方向上，被另一层上的物体至少要环绕x个单位 * * （6）Overlap 一个层上的物体必须与另一个层上的物体交叠的最小尺寸。 Objects which overlap more than the specified distance or whose edges coincide are not considered in violation of overlap rules.（重叠大于规定距离或边缘重合都不算违规） * * （7）Extension 一个层上的物体必须超过另一个层上的物体的边界的最小尺寸。当：距离超过指定数字、只有一边刚好重合，其他都在物体之外、被完全surround的时候，不算是违背规则 * * 选择Tools—DRC? setup进行设计规则设置 * * 设置完成 1、新建一个new cell * * 2、绘制各个图层 * * 3、设计规则检查：版图必须配合设计规则进行绘制，利用DRC可以确保流程效率。进行DRC检查后保存结果。 * * * * 第一步：新建一个cell 第二步：使用已画好的cell copy instance flatten * * 第三步：画pmos cell Notice：the W/ L. * * 第四步：使用nmos和pmos cell，画信号连接线 * * 第五步：画阱接触孔 * * 版图验证与检查 DRC（Design Rule Cheek）：几何设计规则检查 ERC（Electrical Rule Check）：电学规则检查 LVS（Layout versus Schematic）：网表一致性检查 POST SIMULATION：后仿真（提取实际版图参数、电阻、电容，生成带寄生量的器件级网表，进行开关级逻辑模拟或电路模拟，以验证设计出的电路功能的正确性和时序性能等)，产生测试向量 软件支持：成熟的CAD工具用于版图编辑、人机交互式布局布线、自动布局布线以及版图检查和验证 * AND active pimp pdiff NOT active pdiff ndiff SELECT ndiff INSIDE nwell ntap NOT ndiff ntap nsdg SELECT pdiff OUTSIDE nwell ptap NOT pdiff ptap psdg OR nsdg psdg sdg OR ptap ntap tap OR psdg ptap pplus OR nsdg ntap nplus AND poly1 nsdg ngate AND poly1 psdg pgate WIDTH nwell LT 3.0 output TBa 1 ENC[TO] psdg nwell LT 1.8 output TBf 1 ENC[TO] ntap nwell LT 0.4 output TBd 1 EXT[TO] ptap nwell LT 0.4 output TBg 1 辨认几何图形上的单元 连接描述 格式： connect(layer1,layer2,contact) connect(n well wire, ndiff, ndiff) connect(subs, pdiff, pdiff) 元件描述 # NMOS transistor with poly1 gate device = MOSFET( RLAYER=ntran; Drain=ndiff, AREA, PERIMETER;