VHDL-5电子科技大学概述.pptVIP

进行编辑，保存文件：命名/指定路径； 对已保存的文件进行编译 在项目窗口中看到 在项目窗口中，装载设计项目：vsim fa； 打开仿真波形窗口：add wave *； 对各输入信号进行设置： force -repeat 20 ns a 0 0 ns, 1 10 ns force -repeat 40 ns b 0 0 ns, 1 20 ns force -repeat 80 ns ci 0 0 ns, 1 40 ns Modelsim SE 5.5e使用要点 在项目窗口中，装载设计项目：vsim fa； 打开仿真波形窗口：add wave *； 设置完毕后，在波形窗口中进行仿真并观察结果； 仿真完毕后，可以执行quit –sim 命令退出仿真； Modelsim SE 5.5e使用要点 Modelsim SE 5.5e使用要点 在上述仿真中，没有考虑延迟时间，输入变化与输出变化发生在同一时刻，这属于逻辑仿真。 如果考虑器件的时间延迟，可以将源程序中的信号赋值语句改为如下形式： s=a xor b xor ci after 7 ns; co=(a and b) or (a and ci) or (b and ci) after 4 ns; Modelsim SE 5.5e使用要点 Modelsim SE 5.5e使用要点 基本设计思想：面向对象的设计 OOD 基本设计流程：前端设计与后端设计 基本设计工具：编译、综合、仿真 典型工具的基本运用 基于HDL的设计的设计过程 从系统全局看待设计问题，从顶层逐步细化，将任务责任分散到不同对象； 每个对象根据合作的要求，设法完成自己的任务； 基本设计思想：面向对象的设计 OOD Object-Oriented Design OOD基本概念 对象：包含数据和操作的一个封装； 系统表现为多个对象的集合，系统设计就是为各对象指定功能要求，安排对象间通信协议； 每个对象分割为外部接口和内部细节；使用对象只需要考虑外部接口；内部功能实现与界面无关。 OOD的设计方法 OOD的基本设计准则： 对一个任务划分对象，每个对象需要承担责任，不含操作运算的对象应该删除； 同一层次各对象的责任大小应趋于一致；当对象责任过多时，应进行分摊：增加同级对象或下级对象； 设计目标：对象少，交流少。 OOD的特点 任务分摊：系统设计可以不考虑对象的功能实现细节； 细节独立：每个对象功能的具体实现可以采用多种方式； 数据隔离：数据及运算实现局域化隔离，方便于修改和维护。 基于HDL的设计流程 顶层设计：采用模块分割以及相互的接口表达系统的设计；自顶向下，进行继承性的设计，仔细规划设计的层次、各模块的名称、功能和接口；从软件编制的角度考虑，每个模块的程序应该在一页范围内（一眼能够看到）； 基于HDL的设计流程 设计编译：通过编译器将文本代码转换为对应的逻辑表达；通常编译器可以发现程序中的多种语法错误和逻辑错误； 在代码编写时，建议每编写一段程序，就及时进行编译，不要等到全部程序编写完毕，这样可以及时发现并修改可能的错误，提高设计效率； 基于HDL的设计流程 逻辑仿真（功能仿真）：对编译器形成的逻辑描述加入输入测试信号，检查输出信号是否满足设计功能要求；对于小的设计，可以直接在仿真器中设置输入，观察输出；而对于大的设计，就必须通过创建TB来自动生成对设计的激励并检测对于设计的功能覆盖。 基于HDL的设计流程 系统分割（设计综合）：采用特定的设计方法分解实现电路模型，综合器根据采用的设计技术，得到电路实际采用的逻辑单元及其相互连接形式；在GA设计时，电路会分割为2-3输入的逻辑单元，在FPGA设计中，分割为4输入逻辑单元。 基于HDL的设计流程 前仿真：采用综合出的电路结构，在HDL描述中为每个逻辑单元添加上对应的时间延迟信息；在此基础上进行仿真，检测电路是否存在逻辑或时序错误； 基于HDL的设计流程 电路的适配，定位与布线：对于通过前仿真的电路系统，选定单元库中的基本单元器件，从全局到局部，进行每个单元的定位以及相关的连线安排； 基于HDL的设计流程 电路参数提取：利用时间分析仪，根据定位布线后每根连线的具体长度和负载程度，提取每一根连线的电阻/电容参数，得到相应的时间延迟信息； 基于HDL的设计流程 后仿真：利用提取的连线时间参数，对HDL描述进行修改，添加相应的时间信息，在此基础上进行仿真，检测电路是否存在逻辑或时序错误； 此步骤之后，形成的工艺文件就可以交付硬件加工了。 数字集成电路的设计流程 CAD阶段(20世纪60- 80年代初期) 利用计算机辅助进行IC版图编辑、PCB布局布线，取代手工操作。出现大量的软件工具产品。 由于各公司独