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有比组合逻辑 电阻占用大量芯片面积= MOS数字集成电路中几乎不用电阻器作为负载 用增强型作负载VOH不能达到VDD * CMOS实现低功耗和全轨输出的代价是有一半的FET属于冗余管，因此占用芯片面积比nMOS和pMOS电路大，采用有比逻辑是试图找到一种折中方案。// PDN为nFET逻辑链。有源负载Active Loads。有比逻辑可以减少晶体管数目，但是以降低稳定性和付出额外功耗为代价。耗尽型nFET当VGS=0时亦导通,因此在本电路中属于常通器件。上述所有三种电路均为有比逻辑。 注意，VOL要求RL大，而延迟要求RL小，相互矛盾。电阻负载Resistive loads。 准nMOS Pseuedo-NMOS。亦称伪nMOS。 这里的分析是要说明准nMOS的VOL与何种因素有关。对pFET，VSD＝VDD-VOL ，VSG=VDD，只要VOLVT，就有VSDVSG-VT，则为饱和；对nFET， VDS=VOL，VGS=VDD，故有VDSVGS-VT，则为非饱和。 此处的W是p管的宽度。可见，W/Lp越小（相对于Wn/Ln），则VTC曲线越理想（过渡区陡峭，高电平=VDD，低电平＝0）；反之， W/Lp越小（相对于Wn/Ln），则VTC曲线越不理想（曲线平缓且不对称，VOL明显0）。 对NOR门而言，最坏的下拉状态发生在只有1个nFET导通的时候，故所取的W/Ln与反相器相同。对N个输入的NOR门亦是如此。对NAND2门而言，为了得到与反相器相同的下拉特性，必须使nFET的面积加倍。对N个输入的NAND门，则需使面积加N倍。// 对伪nMOS，NOR门在输入电平相同时，相当于多个FET并联，相对于单个FET的W加倍（L不变），这意味着下拉强度的增强，有利于VOL的降低。NAND门则相对于多个FET串联，相当于单个FET的L加倍（W不变），这意味着下拉强度的削弱。// 对静态CMOS，NOR门有pMOS的串联链，NAND门有nMOS的串联链，同样面积下，前者的延迟大于后者，故倾向于用后者。 注意，从版图可见，Wp=Wn，但LpLn，这是伪nMOS特有的情形。 可见，比CMOS的AOI电路，FET少了许多。此版图未考虑p管和n管的面积比。 准nMOS管的上拉和下拉对PMOS管的面积要求相互冲突，为避免之，可采用这种自适应负载Adaptive Load。需要加大上拉强度时，使M1导通。 直流特性不对称是指VTC曲线不对称，开关特性不对称是指tr不等于tf。 DCVSL意为差分串联电压开关逻辑（Differential Cascode Voltage Switch Logic），是双轨逻辑的一种。注意，A下是A非，B下是B非。PDN1和PDN2不会同时导通。// 它是差分逻辑和正反馈的结合，抑制了准nMOS的低电平及静态功耗问题。 同样面积的静态与非门的延时约为200ps。传播延时定义为一个边沿与另一个边沿在50％处的时间间隔。这里假定A、B同时从0到1，A’、B’同时从1到0。 这种公用有利于减少面积。 有比逻辑 电阻负载 有源负载 如何减少静态CMOS中的晶体管数？ 准NMOS CMOS实现低功耗和全轨输出的代价是有一半的FET属于冗余管，因此占用芯片面积比nMOS和pMOS电路大，采用有比逻辑是试图找到一种折中方案 电阻负载 V DD V SS PDN In 1 In 2 In 3 F R L 由N个晶体管和1个负载电阻构成 逻辑摆幅为 VOH =VDD VOL=RPN/(RPN+RL) 直流与瞬态响应不对称 存在静态功耗 传播延迟为 tpL=0.69RLCL VOL要求RL大，而延迟要求RL小 VDD MD NMOS负载 伪nMOS 伪nMOS反相器:输出低电平 G S S G D D 准nMOS的VOL与何种因素有关？ 伪nMOS反相器:实例 伪nMOS反相器:VTC曲线 0.0 0.5 1.0 1.5 2.0 2.5 0.0 0.5 1.0 1.5 2.0 2.5 3.0 V in [V] V o u t [V] W/L p = 4 W/L p = 2 W/L p = 1 W/L p = 0.25 W/L p = 0.5 W/Lp越小（相对于Wn/Ln），则VTC曲线越理想 伪nMOS：NAND2/NOR2 伪nMOS: 逻辑设计优先采用NOR门, 以相对减少低电平 静态CMOS: 逻辑设计优先采用NAND门, 以相对提高电路速度 伪nMOS NAND4 伪nMOS可以显著减少大扇入逻辑门的管子数量 Wp Wn Ln Ln 从版图可见，Wp=Wn，但LpLn，这是伪nMOS特有的情形 伪nMOS AOI 比CMOS的AOI电路，FET少了许多。此版图未考虑p管和n管的面积比 使