实验九任意编码计数器的设计详解.doc

实验九 任意编码计数器的设计 一、实验目的 1、通过任意编码计数器体会语言编程设计电路的便利。 2、了解状态机的设计原理。 二、实验内容 用状态机设计任意编码计数器，实现如下编码7进制计数器：0，2，5，3，4，6，1，并通过数码管显示。 三、实验原理 状态转移图 四、引脚分配情况： 下表为GX-SOC/SOPC-EP2C35-M672创新开发实验平台引脚分配建议表 设计端口 芯片引脚 开发平台模块 out[0] AE13 HEX_1A out[1] AF13 HEX_1B out[2] AD12 HEX_1C out[3] AE12 HEX_1D out[4] AA12 HEX_1E out[5] Y12 HEX_1F out[6] V11 HEX_1G clk P25 50M 主时钟 rst F6 SW1A 五、实验报告要求 实验报告上要体现系统的设计过程，包括所有的代码、仿真结果和硬件验证结果。 library IEEE; ---get 1HZ use IEEE.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity dividef is port ( CLK : in std_logic; CLK_D: out std_logic ); end entity; architecture DIVIDE_arch of dividef is signal COUNT : integer range 0 to begin PROCESS(CLK) BEGIN if clkevent and clk=1 then IF COUNTthen COUNT=0; ELSE COUNT=count+1; END IF; END IF; END PROCESS; PROCESS(COUNT) BEGIN IF COUNTTHEN CLK_D=1; ELSE CLK_D=0; END IF; END PROCESS; end architecture; library ieee; use ieee.std_logic_1164.all; entity xsb1 is port( clk:in std_logic; reset: in std_logic; d:out std_logic_vector(2 downto 0)); end xsb1; architecture xsb1_arch of xsb1 is type state is (s1,s2,s3,s4,s5,s6,s7); signal next_state,current_state:state; begin process(reset,current_state) begin case current_state is when s1=d=000; if reset=1then next_state=s1; else next_state=s2; end if; when s2=d=010; if reset=1then next_state=s1; else next_state=s3; end if; when s3=d=101; if reset=1then next_state=s1; else next_state=s4; end if; when s4=d=011; if reset=1then next_state=s1; else next_state=s5; end if; when s5=d=100; if reset=1then next_state=s1; else next_state=s6; end if; when s6=d=110; if reset=1then next_state=s1; else next_state=s7; end if; when s7=d=001; if reset=1then next_state=s1; else next_state=s2; end