4-16译码器的设计讲解.docVIP

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2016-05-01 发布于湖北
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4-16译码器的设计讲解.doc

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大作业3---- 4-16译码器的设计一、功能表 EN X[4] X[3] X[2] X[1] Y[16] 1 d d d d 0000000000000000 0 0 0 0 0 0000000000000001 0 0 0 0 1 0000000000000010 0 0 0 1 0 0000000000000100 0 0 0 1 1 0000000000001000 0 0 1 0 0 0000000000010000 0 0 1 0 1 0000000000100000 0 0 1 1 0 0000000001000000 0 0 1 1 1 0000000010000000 0 1 0 0 0 0000000100000000 0 1 0 0 1 0000001000000000 0 1 0 1 0 0000010000000000 0 1 0 1 1 0000100000000000 0 1 1 0 0 0001000000000000 1 1 0 1 0010000000000000 1 1 1 0 0100000000000000 1 1 1 1 1000000000000000 Y[0 ] = ??? Y[1] = ??稾[1] Y[2] = ?稾[2] ?Y Y[3] = ?稾[2] 稾[1] Y[4] =译码稾[3] ?[? Y[5] = 稾[3] ? 稾[1] Y[6] =[ 稾[3] 稾[2] ? = Y[7] = 稾[3] 稾[2] 稾[1] Y[8] = X[4] ? ?? Y[9] = X[4] ??稾[1] Y[10] = X[4] ? 稾[2] ?Y Y[11] = X[4] ?· X[2] ·X[1] Y[12] = X[4] ·X[3] ·· Y[13] = X[4] ·X[3] · ·X[1] Y[14] = X[4] ·X[3] ·X[2] · Y[15] = X[4] ·X[3] · X[2] ·X[1] 二、原理图设计方法：（1）原理图（2）编译（3）设定I/O (4)波形仿真三、HDL：（1）程序： module AA(X,Y,EN); input [4:1] X; input EN; output [15:0] Y; reg [15:0] Y; always @(EN or X) if (EN==1) Y=0000000000000000; else case (X) 4b0000: Y=16b0000000000000001; 4b0001: Y=16b0000000000000010; 4b0010: Y=16b0000000000000100; 4b0011: Y=16b0000000000001000; 4b0100: Y=16b0000000000010000; 4b0101: Y=16b0000000000100000; 4b0110: Y=16b0000000001000000; 4b0111: Y=16b0000000010000000; 4b1000: Y=16b0000000100000000; 4b1001: Y=16b0000001000000000; 4b1010: Y=16b0000010000000000; 4b1011: Y=16b0000100000000000; 4b1100: Y=16b0001000000000000; 4b1101: Y=16b0010000000000000; 4b1110: Y=16b0100000000000000; 4b1111: Y=16b1000000000000000; endcase endmodule （2）编译（3）波形仿真四、若要求译码输出为低有效：例如若X=0000，则输出为Y=1111111111111110。五、小结通过这次大作业，对逻辑门和HDL方法有了更深刻的认识，对同一个问题，两种方法都有各自的优缺点。逻辑门直观简单，但过程复杂，步骤繁琐。HDL逻辑性很强，每步之间都相互关联，不能出错。