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一位全加器VHDL的设计实验报告
EDA技术及应用实验报告
—— 一位全加器VHDL的设计
班级：XXX
姓名：XXX
学号：XXX
一位全加器的VHDL设计
一、实验目的：
1、学习MAX+PLUSⅡ软件的使用，包括软件安装及基本的使用流程。
2、掌握用VHDL设计简单组合电路的方法和详细设计流程。
3、掌握VHDL的层次化设计方法。
二、实验原理：
本实验要用VHDL输入设计方法完成1位全加器的设计。1位全加器可以用两个半加器及一个或门连接构成，因此需要首先完成半加器的VHDL设计。采用VHDL层次化的设计方法，用文本编辑器设计一个半加器，并将其封装成模块，然后在顶层调用半加器模块完成1位全加器的VHDL设计。
三、实验内容和步骤：
1、打开文本编辑器，完成半加器的设计。
完成1位半加器的设计输入、目标器件选择、编译。
打开文本编辑器，完成或门的设计。
完成或门的设计输入、目标器件选择、编译。
5、打开文本编辑器，完成全加器的设计。
6、完成全加器的设计输入、目标器件选择、编译。
全加器仿真
全加器引脚锁定
四、结果及分析：
该一位加法器是由两个半加器组成，在半加器的基础上，采用元件的调用和例化语句，将元件连接起来，而实现全加器的VHDL编程和整体功能。全加器包含两个半加器和一或门，1位半加器的端口a和b分别是两位相加的二进制输入信号，h是相加和输出信号，c是进位输出信号。构成的全加器中，A,B,C分别是该一位全加器的三个二进制输入端，H是进位端，Ci是相加和输出信号的和，下图是根据试验箱上得出的结果写出的真值表：
信号输入端 信号输出端 Ai Bi Ci Si Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1
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