实验三+七人表决器设计解读.pdfVIP

3.3 实验三 七人表决器设计 3.3.1 实验目的 1、掌握用QuartusII软件设计基本数字系统流程及注意事项。 2、进一步熟练掌握程序的编译、仿真、生成模块及芯片引脚号码锁定方法。 3、掌握分层设计的方法和注意事项 3.3.2 实验内容 基于QuartusII软件及VHDL语言实现七人表决器。当参与表决的7人中有4个或4个以上 赞同时，表决器输出“1”表示通过，否则输出“0”表示不通过，并显示赞成和反对的人数。 用7个开关作为表决器的7个输入变量，数码管显示人数，LED灯显示是否通过。 本实验 4学时。 3.3.3 实验仪器 ZY11EDA13BE型实验箱。 3.3.4 实验原理 分析实验要求，七人表决器系统主要由两个模块构成：投票计数模块和数码管显示模块。 一、建立项目 （1）新建文件夹。路径及文件名中不可出现汉字。 （2）新建项目。一个数字系统可以由多个模块构成，使所有模块连接在一起的总文件 叫做顶层文件，只有顶层文件名可以且必须与项目名相同。项目取名为bjq7。 （3）选择芯片 二、建立文件 首先，建立各个VHDL功能模块。 1. 投票计数模块。 （1）新建VHDL文件 编辑VHDL程序。投票计数模块输入为七个电平开关input，输出为同意的人数agree， 反对的人数disagree，是否通过指示灯y，程序清单如下： libraryieee; useieee.std_logic_1164.all; useieee.std_logic_unsigned.all; entityBJQis port( input:instd_logic_vector( downto0); 七个输入开关 agree:outstd_logic_vector(3downto0); 同意的人数 disagree:outstd_logic_vector(3downto0); 不同意的人数 y:outstd_logic); 是否通过标志 end; architectureoneofBJQis begin process(input) variablecnt:integerrange0to7; variablecnt0:integerrange0to7; begin cnt:=0; foriin downto0loop ifinput(i)=1then cnt:=cnt+1; endif; endloop; cnt0:=7-cnt; ifcnt3theny=1; elsey=0; endif; casecntis when0=agree=0000; when 1=agree=0001; when2=agree=0010; when3=agree=0011; when4=agree=0100; when5=agree=0101; when6=agree=0110; when7=agree=0111; whenothers=agree=0000; endcase; casecnt0is when0=disagree=0000; when 1=disagree=0001; when2=disagree=0010; when3=disagree=0011; when4=disagree=0100; when5=disagree=0101; when6=disagree=0110; when7=disagree=0111; whenothers=disagree=0000; endcase; endprocess; end; 程序输入