FPGA技术(通俗易懂)1重点详解.ppt

设计的仿真验证 仿真结果 设计的仿真验证 四、仿真结果分析 仿真结束时，出现仿真成功提示框。 分析仿真结果是否符合设计要求，如果验证正确，选择“File/Save Current Report Section As”保存仿真结果，以默认工程名_3to8decode保存为.cvwf格式。 移动蓝色的参考线，在Value域观察对应时刻各输出的逻辑状态值是否正确。 小提示 # 设计实例2 设计一个模数为6的同步二进制计数器：（１）设置异步清零控制端，低电平复位。 （2）输入数据保持（3）输出进位提示。　（4）采用Verilog语言的文本输入方式。(5) 进行功能仿真与验证。 *说明：本例采用行为描述方式。第二种方法先定义一个类似产品74LVC161器件(模8)，再反馈置数去掉无用状态。两种描述均能完成设计要求。该程序放在Quartus II 的安装目录“C:\altera\80\quartus”的counter6文件夹下。 设计要求 状态图 设计实例2 //behavior description of a module_6 counter module counter6 (CLK,CE,CR,Q,TC); input CLK,CE,CR; //定义输入信号 output TC; //定义输出信号 output[2:0] Q; //定义输出信号 reg[2