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32×32高性能乘法器的全定制设计.pdf
( )
40 5 福州大学学报 自然科学版 Vol． 40 No． 5
第 卷第 期
2012 10 Journal of Fuzhou University (Natural Science Edition) Oct． 2012
年 月
URL :http :/ / www． cnki． net / kcms / detail / 35 ． 1117 ． N．． 1607 ． 024 ． html 文章编号:1000 － 2243 (2012)05 － 0602 － 07
32 × 32 高性能乘法器的全定制设计
， ， ，
王仁平 何明华 魏榕山 陈群超
( ， 350108)
福州大学物理与信息工程学院 福建福州
: Verilog 32 × 32 ． ， CSA 4 － 2
摘要 编写 程序对 高性能乘法器的结构算法进行验证 为提高乘法器的性能 采用 和
Wallace ; 、 Booth2
压缩器相结合的改进 树结构进行部分积压缩 采用速度快 面积小的传输门逻辑设计 编码电路
; ; 4 Kogge － Stone
和压缩电路 运用欧拉路径法设计优化部分积产生电路 采用基 树算法基于启发式欧拉路径法
64 ． SMIC0 ． 18 m 1P4M CMOS ， 0 ． 179 4 1
设计优化 位超前进位加法器 该乘法器全定制设计采用 μ 工艺 版图面积
mm2 ，在大量测试码中最坏情况完成一次乘法运算时间为3． 252 ns．
: ; ; ;
关键词 高性能乘法器 压缩器 传输门逻辑 欧拉路径法
中图分类号:TN492 文献标识码:A
Full － custom design of 32 × 32 － bit high － performance multiplier
WANG Ren － ping ，HE Ming － hua ，WEI Rong － shan ，CHEN Qun － chao
(College of Physics and Information Engineering ，Fuzhou University ，Fuzhou ，Fujian 350108 ，China)
Abstract :The structure and the algorithm of a 32 × 32 high － performance multiplier are validated by
simulation using Verilog in this paper． In order to improve performance
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