数字集成电路中的基本模块52摘要.ppt

* 最小时钟周期公式（2条） 性能超过原来电路的3倍，代价只是增加2个寄存器和1个等待时间 时序逻辑电路设计. * 3.1 动态传输门边沿触发寄存器 T1 T2 I1 I2 Q QM D C1 C2 clk clk clk clk clk clk 主级 采样 从级 保持 主级 保持 从级 采样 主级 从级 tsu = thold = tc-q = tpd_tx 0 2 tpd_inv + tpd_tx 建立时间：节点A采样D输入所需的时间 传播延时：两个反相器延时+传输门T2延时 维持时间：因传输门在时钟边沿关断，则近似0 A B 时序逻辑电路设计. * 重叠时钟的影响 T1 T2 I1 I2 Q QM D C1 C2 clk clk clk clk clk clk 0-0 重叠竞争的限制条件 toverlap0-0 tT1 +tI1 + Tt2 ( B点不应被新采用数据破坏） 1-1 重叠竞争的限制条件 toverlap1-1 thold （原有的输入数据D 应满足维持时间要求） 动态传输门边沿触发寄存器 A B 时序逻辑电路设计. * 动态传输门边沿触发寄存器 伪静态的动态锁存器 在稳定性方面的考虑限制了动态FF电路的应用 高阻抗的内部动态节点易受噪声源的干扰 漏电电流，影响了低功耗（例如停止时钟以节省功耗）技术 内部动态节点并不跟踪电源电压的变化，其结果是降低了噪声容限 一个简单的解决方案是增加一个弱的反馈反相器使电路成为伪静态 D clk clk 这会增加抗噪声能力，但会增加延时 除高性能数据通路外，一般均应使寄存器成为伪静态的或静态的 时序逻辑电路设计. * 3.2 C2MOS（时钟控制CMOS）：一种对时钟偏差不敏感的方法 clk clk clk clk QM C1 C2 Q D M1 M3 M4 M2 M6 M8 M7 M5 Master Slave clk clk 主级 采样 从级 保持 主级 保持 从级 采样 on on off off on on off off 时序逻辑电路设计. * C2MOS触发器0-0覆盖的情况 只要时钟边沿的上升和下降时间足够小，具有CLK和!CLK时钟控制的这一C2MOS寄存器对时钟的重叠是不敏感的 0 0 QM C1 C2 Q D M1 M4 M2 M6 M8 M5 clk clk clk clk 时序逻辑电路设计. * C2MOS触发器1-1覆盖的情况 1 1 QM C1 C2 Q D M1 M2 M6 M5 clk clk M3 M7 clk clk 1-1 重叠 约束： toverlap1-1 thold 时序逻辑电路设计. * C2MOS 的瞬态特性 X(3) Q(3) Q(0.1) Time (nsec) Volts clk(0.1) clk(3) X(0.1) 图7.28 时钟上升/下降时间为0.1ns和3ns时C2MOS FF的瞬态响应，假设In=1 时序逻辑电路设计. * 双边沿寄存器 它由两个并行的主从边沿触发寄存器组成，寄存器的输出用三态驱动器实现二选一 CLK=1： 上面的主级采样，从级保持 下面的主级保持，从级采样 CLK=0： 上面的主级保持，从级采样 下面的主级采样，从级保持 优点：需要较低的时钟频率(原来频率的1/2)来完成同样功能的数据处理量，节省了时钟分布网络中的功耗 时序逻辑电路设计. * 3.3 真单相钟控寄存器(TSPCR) clk clk In Q 正锁存器 负锁存器 clk clk In Q 当clk = 1时，保持模式 当clk = 0时，采样模式 当clk = 1时，采样模式 当clk = 0时，保持模式 时序逻辑电路设计. * 例7.3 锁存器嵌入逻辑对电路性能的影响 clk clk In Q PUN PDN clk clk A Q B B A 分析：建立时间的增加一般要小于一个AND门的延时 时序逻辑电路设计. * 简化的TSPC锁存器(交叉输出TSPCR) clk In Q 正锁存器 负锁存器 当clk = 1时，采样 当clk = 0时，保持 clk In Q 当clk = 1时，保持 当clk = 0时，采样 A A 当In = 0时, A = VDD - VTn 当In = 1时, A = | VTp | 优点：减少了一个时钟控制管，同时也减少了时钟负载。 缺点：内部节点电平不是全摆幅。 时序逻辑电路设计. * clk 主级 保持 从级 采样 主级 采样 从级 保持 TSPC正沿触发锁存器 clk D clk Q clk clk X Y M1 M2 M3 M6 M5 M4 M7 M8 M9 on off on