第五CMOS集成电路图设计.ppt

* 韩 良 * 5.5.3门阵列（Gate Array）设计方法 1.门阵列母片 将含有固定器件数不含连线的内部相同单元排成一定规模的阵列，将含有固定器件数不含连线的I/O相同单元排在四周，并留有固定的布线通道，形成一定规模、一定I/O端口数、没有连线(没有功能)的芯片版图。 按此版图进行掩膜版制作和流片，完成反刻金属之前的所有加工工序，生产出半成品芯片（没有功能，称为“门阵列母片”），供芯片设计者进一步设计使用。 * 韩 良 * 5.5.3门阵列（Gate Array）设计方法 2.门阵列法芯片设计 在固定规模（器件数）、固定端口数的门阵列母片的基础上，芯片设计者根据需要将内部单元和I/O单元分别进行内部连线构成所需功能的各种单元（也可以调用针对具体母片事先设计好的的各种功能单元连线的单元库），再进行总体布局布线，构成一定功能的芯片连线版图。 按此连线版图进行制版，再在预先生产出的母片上继续完成后续工序，制出最终芯片。 * 韩 良 * 5.5.3门阵列（Gate Array）设计方法 3.门阵列法的特点 芯片的面积、最大规模、最多引脚数、布线通道以及单元中的器件数和部分连接是固定的，利用率不能达到100％， 性能不能达到最佳。 可以快速完成芯片的设计和生产，降低芯片设计成本和生产成本。 一般制成不同规模、不同引脚数的系列门阵列母片，以便适合不同规模电路的设计。 * 韩 良 * 5.5.3门阵列（Gate Array）设计方法 3.门阵列法芯片结构 I/O及压焊块单元 内部单元 布线通道 外观与标准单元法相似，只是基本单元及规模是固定的。 * 韩 良 * 5.5.3门阵列（Gate Array）设计方法 4.内部单元阵列举例 4管单元 16管单元 * 韩 良 * 5.5.3门阵列（Gate Array）设计方法 5.内部单元电路连线库举例 二输入或非门 三输入或非门 三输入与非门 二输入与非门 反相器 * 韩 良 * 5.5.3门阵列（Gate Array）设计方法 6.I/O单元结构 通过不同的连接可实现不同功能的I/O单元，如： 输入端口 输出端口 三态输出端口 输入/输出双向端口 输入接口及缓冲单元 输出缓冲单元 输出驱动器件 压焊点 保护器件 保护器件 * 韩 良 * 5.6.4 积木块(BBL)设计方法(1)概念及特点 将固定的全定制设计模块、编译模块（一般为存储器）和标准单元设计方法结合在一起，就像堆积木一样进行布局布线，形成芯片版图。 芯片面积较小，性能较佳，设计周期短，适合于大规模ASIC（SoC）设计。 * 韩 良 * 5.6.4 积木块(BBL)设计方法(2)芯片结构 I/O及压焊块单元 固定模块 布线通道 编译模块 可变模块 * 韩 良 * 5.6.4 积木块(BBL)设计方法(3)芯片版图实例 * 韩 良 * 5.6.5 可编程逻辑器件设计方法 根据布尔理论，任何组合逻辑都可由“与”和“或”来实现。所以可以设计出一种由输入变量构成的“与”矩阵，在将其输出馈入“或”矩阵的结构，如能对两个矩阵进行适当编程，即可得所需的各种逻辑功能。 * 韩 良 * 5.6.5 可编程逻辑器件设计方法 可编程逻辑阵列PLA ---- Programmable Logic Array 2. 可编程阵列逻辑PAL ---- Programmable Array Logic 3.通用可编程阵列逻辑GAL ---- Generic Array Logic 4.复杂可编程逻辑器件CPLD ---- Complex Programmable Logic Device 5. 现场可编程门阵列FPGA ---- Field Programmable Gate Array 在母片上进行最后的金属化和布线