第七传输门和动态逻辑设计.ppt

CMOS传输门逻辑 CMOS传输门的逻辑强度 例7.5 动态D锁存器和D触发器 用传输门实现D触发器和D锁存器 简单D锁存器 存在问题 输出电压只能升到VDD-VT 时钟馈通 没有 输出 时钟变低后输出处于高阻态，容易受到各种电荷丢失机制影响 动态D锁存器和D触发器 用传输门实现D触发器和D锁存器 简单D锁存器 可以解决阈值下降和时钟馈通问题 缺点：节点Q动态存储，可靠性不高 动态D锁存器和D触发器 用传输门实现D触发器和D锁存器 引入反馈环：在锁存器关闭时能够静态地保持其值 TG1和TG2的时钟是相反的 透明模式：TG1导通 保持模式：TG2导通 节点Q可能产生短时间的竞争 动态D锁存器和D触发器 用传输门实现D触发器和D锁存器 D锁存器的典型电路 CLK=1：透明模式 CLK=0：保持模式 无竞争 动态D锁存器和D触发器 用传输门实现D触发器和D锁存器 主从D锁存器 多米诺逻辑 从静态门到动态门 预充 求值 多米诺逻辑 3输入或非门 与传统的CMOS反相器具有相同的延迟 多米诺逻辑 动态门 多米诺逻辑 动态门的连接 多米诺级 多米诺逻辑 多米诺逻辑 多米诺逻辑 多米诺逻辑 特点 时钟有较大的占空比，保持高电平足够长的时间以使逻辑电平能够通过整个电路链 设计多米诺级时应该使动态门具有较强的下拉能力，且使静态反相器具有较强的上拉能力。对动态门，该增加n逻辑块中NMOS器件的尺寸 反相器转变阈值Vs相对于传统的反相器来说是偏斜的 节省功耗，可以有效消除毛刺 缺点 只能实现非反相功能 多米诺逻辑 多米诺逻辑 加法器 多米诺逻辑 多米诺门的逻辑强度 多米诺门只驱动一个NMOS器件，在输入电容方面具有明显的优势 多米诺逻辑 多米诺逻辑的局限性 电荷共享 预充阶段，X初始为低电平 求值，IN变高，其它晶体管仍然关闭?电荷共享 如果Cout=Cx，V*=0.5VDD，可能使反相器翻转 多米诺逻辑 多米诺逻辑的局限性 电荷共享 解决方法 增加Cout，减小Vout的变化 预充阶段用一个附加的晶体管将Vx预充至VDD 引入保持器，在电荷共享时使输出值保持高电平 多米诺逻辑 多米诺逻辑的局限性 泄漏，?粒子 噪声注入 由时钟或者相邻节点之间的电容耦合引起的噪声注入 解决方法：采用间隔或者屏蔽技术 多米诺逻辑 双轨(差分)多米诺逻辑 实现反相逻辑功能 多米诺逻辑 双轨(差分)多米诺逻辑 与/与非功能 加入保持电路 多米诺逻辑 自复位电路 在自复值情况中，输出反馈回预充控制输入，经过一个指定的时间延迟后恢复上拉的工作 延迟线以一系列反相器来实现。传播过这些电路的信号是脉冲 第7章 传输门和动态逻辑设计 绪论 静态逻辑 CMOS、伪NMOS 静态门的所有节点都有直接连接到VDD或者连接到地的路径 动态逻辑 节点电压由储存在节点上的电荷保持 存储电压值的节点经常和电路的其它部分相互隔离一段很长的时间 易受噪声的影响 基本概念 传输管 当门处于导通状态时，将一个输入信号保持不变地传递到输出节点 当门关闭时，输出进入高阻态并保持其先前的值 输入到输出有一个阈值电压损失 基本概念 传输管 更精确的输出： VDD-VTN1-VTN2-VTN3 基本概念 传输管 PMOS传输门 基本概念 电容馈通 时钟馈通 时钟信号通过电容Cf馈通到输出端 基本概念 电容馈通 时钟馈通 减少馈通：Cgnd??Cf 基本概念 电容馈通 例7.1，输入为1.2V，求时钟在1.2V时输出的初始值，估计时钟降低后输出的最终值。当输入为0V时重复该问题 输入为1.2V 时钟从高变化到低时 基本概念 电容馈通 例7.1，输入为1.2V，求时钟在1.2V时输出的初始值，估计时钟降低后输出的最终值。当输入为0V时重复该问题 输入为0 时钟从高变化到低时 基本概念 电荷共享 两个节点在高阻态且存储不同的电压。当开关打开时，电荷进行重新分配直到两个节点的电压相等为止 V*VDD-VTN时有效 基本概念 电荷丢失的其它途径 存储在电容中的电荷流失 高电平的电荷泄漏 漏极结的反偏泄漏电流 亚阈值电流 临近连线的噪声注入 ?离子相关?软错误 CMOS传输门逻辑 基本结构 能够完全传输任何VDD和地之间的信号值 CMOS传输门逻辑 基本结构 对低电平和高电平的传输 CMOS传输门逻辑 使用CMOS传输门的多路器 CMOS传输门逻辑 使用CMOS传输门的多路器 构建其它电路 只需8个晶体管 CMOS传输门逻辑 使用CMOS传输门的多路器 四选一多路选择器 操作规则 多路器的数据输入必须都是有效的 控制信号一次只能开启一条路径 CMOS传输