第6章 数字电路的EDA设计.pptVIP

case语句与if_else_if语句的区别主要有两点： (1)与case语句中的控制表达式和多分支表达式这种比较结构相比，if_else_if结构中的条件表达式更为直观一些。 (2) case语句提供了处理分支表达式的值某些位为不定值x和高阻值z的情况。在case语句中x或z和0、1一样，只要两个值的相同位置出现x或z，就认为两个值相同。例子： case（5b10x0z） 5b1000z : a=4b0001; 5bx001z : a=4b0010; 5b10x0z : a=4b1111; default : a=4b0000; endcase 最后结果a=4b1111 6.5 Verilog HDL基础 2）casez/casex语句 case语句：是全等比较，即控制表达式和分支项表达式的值各对应为必须全等。 casez语句：如果表达式的值的某些位是z，那么对这些位的比较就不予考虑，只对非z位进行比较。 casex语句：如果表达式的值的某些位是x或z，那么对这些位的比较就不予考虑，只对非x或非z位进行比较。 6.5 Verilog HDL基础 例：用casez实现操作码译码 begin casez (opcode) 4b1zzz : out=a+b; 4b01?? : out=a-b; 4b001? : out=(~a)+1; 4b0001 : out=(~b)+1; endcase end 例：用casex实现操作码译码 begin casez (opcode) 4b1zzx : out=a+b; 4b01xx : out=a-b; 4b001? : out=(~a)+1; 4b0001 : out=(~b)+1; endcase end 6.5 Verilog HDL基础 6 循环语句 循环语句 forever语句 repeat语句 while语句 for语句 在Verilog HDL中存在着4种类型的循环语句，用来控制执行语句的执行次数。 6.5 Verilog HDL基础 （1） forever语句 forever语句是无限循环语句，该循环语句中的循环体部分将不断重复执行。该语句不需要声明任何变量。 格式如下： forever 语句； 或 forever begin 多条语句；//若过程语句多于一条，则放在begin－end内 end 循环体部分 6.5 Verilog HDL基础 作用：forever循环语句常用于产生周期性的波形，作为仿真测试信号。它与always语句不同之处在于它不能独立写在程序中，而必须写在initial块中。 例：用forever语句产生周期为20个单位事件的时钟波形。 Initial begin clock＝0； //clock初始值为0 ＃5 forever //延时5个单位时间后执行forever循环 ＃10 clock＝～clock； //每隔10单位时间clock翻转一次，形成周期为20的方波 end 6.5 Verilog HDL基础 注意：forever的过程语句中必须有某种形式的时序控制，否则forever会在0时延后连续执行过程语句。上例中没有时序控制“＃10”的话，clock就得不到时钟波形。 上面例子用always语句实现： always #10 clock＝～clock； 如果需要在某个时刻跳出forever循环语句所指定的无限循环，可以通过在循环体语句中使用中止语句（disable语句）来实现。 下面通过一个例子来说明disable语句用法。 6.5 Verilog HDL基础 initial begin counter=0;