第七讲的的 asic的可编程器件实现方法课件.pptVIP

Xilinx Virtex-6: 2009年初推出，45nm工艺，面向高端应用 器件 逻辑单元 最大Block RAM（kb） DSP块 最大用户I/O数 XC6VLX75T 74,496 5,616 288 360 XC6VLX130T 128,000 9,504 480 600 XC6VLX195T 199,680 12,384 640 600 XC6VLX240T 241,152 14,976 768 720 XC6VLX365T 364,032 14,976 576 720 XC6VLX550T 549,888 22,752 864 1200 XC6VLX760 758,784 25,920 864 1200 * 浙大微电子 */43 具有比6系列更高的性价比： Artix-7 系列： 最低成本与功耗 Kintex-7 系列：最佳性价比 Virtex-7 系列：最高带宽和系统性能 Xilinx - 7系列: 2011年推出，28nm工艺 * 浙大微电子 */43 Xilinx UltraScale FPGA Xilinx公司于2013年底推出UltraScale系列 Kintex UltraScale（中端） Virtex UltraScale（高端） 目前推出的UltraScale 采用TSMC 20nm?工艺 未来将采用TSMC 16nm工艺。 * 浙大微电子 */43 Thank！ * 浙大微电子 */43 补充作业—调查问卷 你最喜欢的3门专业课是什么，为什么？ 你最不喜欢的3门专业课是什么，为什么？ 对本课程及教材的评价。 * 浙大微电子 */43 Altera Stratix II: 2004年中期推出 90um工艺,1.2V内核供电,大容量高性能FPGA 功能 EP2S15 EP2S30 EP2S60 EP2S90 EP2S130 EP2S180 自适应逻辑模块ALM 6,240 13,552 24,176 36,384 53,016 71,760 等效逻辑单元 LE 15,600 33,880 60,440 90,960 132,540 179,400 M512 RAM 块 (512 bits) 104 202 329 488 699 930 M4K RAM 块 (4 Kbits） 78 144 255 408 609 768 M-RAM 块(512 K） 0 1 2 4 6 9 RAM bits 419,328 1,369,728 2,544,192 4,520,448 6,747,840 9,383,040 DSP块（每个DSP包含4个18x18乘法器） 12 16 36 48 63 96 锁相环（PLL） 6 6 12 12 12 12 最大可用I/O管脚 358 542 702 886 1,110 1,158 * 浙大微电子 */43 Xilinx Virtex-4: 2004年推出，90nm工艺，面向高端应用 1.2v Slices RAM块 DSP块 备 注 4VLX15 6144 48 32 每个RAM块容量是18Kbit， DSP块可以配置为1个18x18乘法器，加法器或累加器 4VLX25 10752 72 48 4VLX40 18432 96 64 4VLX60 26624 160 64 4VLX80 35840 200 80 4VLX100 49152 240 96 4VLX160 67584 288 96 4VLX200 89088 336 96 * 浙大微电子 */43 熔丝（Fuse）技术 是用熔丝作为开关元件，这些开关元件在未编程时处于连通状态，加电编程时，在不需要连接处将熔丝熔断，最终形成的熔丝模式决定了整个器件的逻辑功能（前页左）。 2. 反熔丝（Anti-Fuse）技术 也称熔通技术，这类器件是用逆熔丝作为开关元件。这些开关元件在未编程时处于开路状态，编程时，在需要连接处的开关元件两端加上编程电压将其融通（前页右）。 * 浙大微电子 */43 EPROM （可擦除式现场编程） 采用可逆工作机理的“浮栅”雪崩注入MOS电路 写入1： D端加高压，S端接地。雪崩击穿，隧道效应，浮栅中电子隧穿跑出，剩下正电荷，形成反型层沟道 读出：字线加高电平 擦除： 紫外光的照射可使浮栅上的电荷获得能量, 穿过绝缘层, 跑回衬底 称为光可擦除式（可多次进行, 但次数有限） 浮栅结构，写入前全0 * 浙大微电子 */43 EEPROM （电可擦除式现场编程） 叠栅结构，