十六进制加减可逆计数器设计.docVIP

实验五：十六进制加/减可逆计数器设计 实验目的 练习时序逻辑电路的Verilog实现。 实验要求 实现一个具有加减可逆计数功能的十六进制计数器，用一位控制信号，控制加/减两种计数模式。 程序 module jsq(d,clk,clr,load,qd,qout); input clk,clr,load,qd; input [3:0] d; output [3:0] qout; reg [3:0] cnt; assign qout=cnt; always@(posedge clk) begin if(!clr) cnt=4b0000; else if(load) cnt=d; else if(qd) cnt=cnt+1; else cnt=cnt-1; end endmodule 仿真结果 实验总结 在实验的开始，不知道怎么编写十六进制加/减可逆计数器，只记得老师上课讨论过十六进制加计数器，而书上也只有三十二进制加/减可逆计数器，将三十二进制的看懂之后，将原程序改成十六进制的加/减可逆计数器，得到波形图之后对于波形时间设置却有了问题。问了同学之后，才知道我之前的load和clr的设置有问题。根据程序clr是低电平有效，而load是高电平有效。经过更改之后输出成功。通过本次试验,我了解了自己对计数器的学习还不是很深入，以至于我的这次实验做得不是很顺利。所以之后的学习我要做好预习工作。