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课程设计(综合实验)报告 ( 20 -- 20 年度第 学期) 名 称：数字系统设计 题 目： 电子秒表 院 系： 电器与电子工程学院 班 级： 通信0803 学 号： 1081210318 学生姓名： 许浩伟 指导教师： 文亚凤 王云 设计周数： 一周 成 绩： 日期： 2011 年 1 月 4 日 一、课程设计1）555时钟发生模块 利用55550HZ。 （2）5分频电路模块 利用74LS29050HZ频率的时钟脉冲进行分频变为10HZ的信号输出，即周期为0.1秒。 （3）输出及显示模块 三个290248芯片驱动相应的数码显示器，以显示0.1—9.9秒的秒表数值。 （4）控制电路 利用基本RS触发器生成控制电路： S有效，则Q端输出高点平，控制时钟信号输出到分频电路中，实现“开始计数”； R有效，则时钟信号被屏蔽，电子秒表保持当前数值不变，同时允许“清零并准备重新开始计数”信号输入。 为了避免基本RS+5V电源，同时两个开关不能同时闭合。 三、课程设计（综合实验）总结或结论 电路图设计总体分为四个模块，即：RS开关控制模块、10Hz脉冲的发生模块、由74LS290级联形成的计数模块、显示模块，以下分别详细介绍设计思路。 RS开关控制模块电路设计如下： 图中有两个控制开关A、S。其中，开关A为秒表的使能开关，A接低电平时，RS触发器中，U7B输出高电平，经与门U8A和计时脉冲相与后，使时钟信号有效，输出到计时电路。开关S接低电平时，和U7A输出的信号相与后输入到计时电路，使计时电路能够进行计时；过S的高电平是个清零信号，和U7A输出的低电平相与后依然是低电平，即，芯片能够进行正常计时时，清零信号被屏蔽。 2、10Hz脉冲发生模块电路图如下： 左侧为555芯片，，其中R1、R2的阻值都是3k欧姆，C1的容值是3.17微法，从而使芯片的3脚输出频率为50Hz的脉冲信号。 右边是一个74LS290芯片，50Hz的脉冲信号从11脚输入，10脚悬空，使芯片进行5进制计数，从而使芯片实现5分频功能，从8脚输出频率为10Hz的脉冲信号。 显示模块（七段显示数码管和七段显示译码器）的原理如下： 十进制计数器分别经七段译码器74LS248(共阴)接七段显示器就可以显示0～9的时间数字。 用三个显示器分别接三片74LS290就可以分别显示0.1s、1s、10s。 计数模块及显示模块的电路图设计如下： 上图中有3块74LS290芯片，芯片的9、11脚相连，使芯片进行十进制计数，1、3脚接低电平；13脚接高电平；12脚作为控制信号的输入端，当12脚接低电平时，芯片处于计数状态，接高电平时处于清零状态；芯片的8、4、5、9脚是输出端，位权分别是8、4、2、1，分别与右边的显示器的4、3、2、1脚相连；后即可显示当前计数器输出端的状态。三块芯片级联，从上到下依次显示0.1s、1s、10s。 完整的电路图如下图示： 在上图所示的设计电路中，能够实现设计任务中的各项要求： 555芯片做为50Hz信号的发生器，经过处于5进制计数状态的74LS290芯片实现分频电源经过开关A提供RS触发器的输入信号。产生10Hz的时钟信号。 开关A是整个电路的使能开关。开关A接低电平时，U7B输出高电平，使时钟信号能够输入最上面的计时芯片，了要求的计数器处于计数状态；同时使U7A输出低电平，和过开关S的信号相与后输入上面三片计数芯片的12脚，12脚的输入保持低电平，无法进行清零，这样就实现了在计时状态下无法清零的要求。 开关A接高电平时，U7B输出低电平，与时钟信号相与后使时钟信号无效，计数器不计时；同时U7A输出高电平，和过开关S的信号相与后输入上面三片计数芯片的12脚，当过开关S的信号为高电平时，清零信号有效，计数器能够进行清零。这样就实现了通过开关A控制秒表计时与停止，并且在停止时能够进行清零的要求。 四、参考文献 《电子技术综合实验》 李旭彦主编 中国电力出版社 2010年3月第一版 《数字电子技术基础》 李月乔主编 中国电力出版社 2008年2月第一版 附录（） 课程 课程设计（综合实验）报告 3