常用组合逻辑电路及MSI组合电路模块的应用分析.pptVIP

数字电路 本节小结 　在各种数字系统尤其是在计算机中，经常需要对两个二进制数进行大小判别，然后根据判别结果转向执行某种操作。用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。在数字电路中，数值比较器的输入是要进行比较的两个二进制数，输出是比较的结果。 　利用集成数值比较器的级联输入端，很容易构成更多位数的数值比较器。数值比较器的扩展方式有串联和并联两种。扩展时需注意TTL电路与CMOS电路在连接方式上的区别。　 （三） 显示译码器 1、数码显示器 　　用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电路，称为显示译码器。 b=c=f=g=1，a=d=e=0时 c=d=e=f=g=1，a=b=0时 共阴极 2、显示译码器 真值表仅适用于共阴极LED 真值表 逻辑表达式 逻辑图 （四） 译码器的应用 1、用二进制译码器实现逻辑函数 ②画出用二进制译码器和与非门实现这些函数的接线图。 ①写出函数的标准与或表达式，并变换为与非-与非形式。 2、用二进制译码器实现码制变换 十进制码 8421码 十进制码 余3码 十进制码 2421码 本节小结 　把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。实际上译码器就是把一种代码转换为另一种代码的电路。 　译码器分二进制译码器、十进制译码器及字符显示译码器，各种译码器的工作原理类似，设计方法也相同。 　二进制译码器能产生输入变量的全部最小项，而任一组合逻辑函数总能表示成最小项之和的形式，所以，由二进制译码器加上或门即可实现任何组合逻辑函数。此外，用4线-16线译码器还可实现BCD码到十进制码的变换。 加法器 半加器和全加器 加法器 加法器的应用 退出 1、半加器 （一） 半加器和全加器 能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。 加数 本位的和 向高位的进位 1、全加器 能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。 Ai、Bi：加数， Ci-1：低位来的进位，Si：本位的和， Ci：向高位的进位。 全加器的逻辑图和逻辑符号 用与门和或门实现 用与或非门实现 先求Si和Ci。为此，合并值为0的最小项。 再取反，得： 实现多位二进制数相加的电路称为加法器。 1、串行进位加法器 （二） 加法器 构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。 特点：进位信号是由低位向高位逐级传递的，速度不高。 2、并行进位加法器（超前进位加法器） 进位生成项 进位传递条件 进位表达式 和表达式 4位超前进位加法器递推公式 超前进位发生器 加法器的级连 集成二进制4位超前进位加法器 （三） 加法器的应用 8421 BCD码转换为余3码 BCD码+0011=余3码 本节小结 　能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。 　能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数的相加，求得和及进位的逻辑电路称为全加器。 　实现多位二进制数相加的电路称为加法器。按照进位方式的不同，加法器分为串行进位加法器和超前进位加法器两种。串行进位加法器电路简单、但速度较慢，超前进位加法器速度较快、但电路复杂。 　加法器除用来实现两个二进制数相加外，还可用来设计代码转换电路、二进制减法器和十进制加法器等。 数值比较器 1位数值比较器 4位数值比较器 数值比较器的位数扩展 退出 用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。 （一） 1位数值比较器 设A＞B时L1＝1；A＜B时L2＝1；A＝B时L3＝1。得1位数值比较器的真值表。 逻辑表达式 逻辑图 （二） 4位数值比较器 真值表中的输入变量包括A3与B3、A2与B2、A1与B1 、A0与B0和A＇与B＇的比较结果，A＇B＇、A＇B＇和A＇=B＇。A＇与B＇是另外两个低位数，设置低位数比较结果输入端，是为了能与其它数值比较器连接，以便组成更多位数的数值比较器；3个输出信号　L1(A＞B)、L2(A＜B)、和L3(A＝B)分别表示本级的比较结果。 逻辑图 （三） 比较器的级联 集成数值比较器 串联扩展 TTL电路：最低4位的级联输入端A＇B＇、 A＇B＇和A＇=B＇ 必须预先分别预置为0、0、1。 CMOS电路：各级的级联输入端A＇B＇必须预先预置为0 ，最低4位的级联输入端A＇B＇和A＇=B＇ 必须预先预置为0、1。 * 第3章 常用组合逻辑电路及MSI组合电路模块的应用 学习要点： 加法器、编码器、译码器等中规模集成电路的逻辑功能和使用方法 基于中规模集成电路的组合逻辑电路设计