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8421码转余3码quartusII(FPGA)数字电路课程设计
FPGA 8421码转余三码
quartusII代码
library ieee;
use ieee.std_logic_1164.all;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity key_led is
port (
key_in : in std_logic_vector (3 downto 0);
led_out : out std_logic_vector (7 downto 0)
);
end entity;
architecture key_led_arch of key_led is
begin
process(key_in)
begin
case key_in is
when 0000 = led_out = ————3
when 0001 = led_out = ————4
when 0010 = led_out = ————5
when 0011 = led_out = ————6
when 0100 = led_out = ————7
when 0101 = led_out = ————8
when 0110 = led_out = ————9
when 0111 = led_out = ————A
when 1000 = led_out = ————b
when 1001 = led_out = ————C
when others = led_out =——————全亮（包括小数点）
end case;
end process;
end architecture;
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