基于FPGA的的设计教程.docVIP

基于FPGA的的设计 （XC3S200扩充选配类） 一 、只做输入信号引脚定义的钉子接口(注意:只能定为输入信号)。 实验钉子标号 引脚号 DIR 空（没定义） H19 P107 H18 P102 CLK2 P183 CLK3 P181 CLK4 P180 CLK5 P77 CLK6 P76 33M(时钟) P184 30M(时钟) P80 50M(时钟) P79 二、可做输入输出信号引脚定义的钉子接口。 实验钉子标号 引脚号 H1 P101 H2 P95 H3 P93 H4 P85 H5 P78 H6 P64 H7 P63 H8 P62 三、JP9可做输入输出信号引脚定义的钉子接口（对应JP9接口）。 实验钉子标号 引脚号 H50 P167 H51 P169 H52 P172 H53 P182 H54 P187 H55 P191 H56 P196 H57 P199 四、JP4可做输入输出信号引脚定义的钉子接口（对应JP4接口）。 实验钉子标号 引脚号 H50 P29 H51 P33 H52 P35 H53 P37 H54 P40 H55 P43 H56 P45 H57 P48 五、JP2可做输入输出信号引脚定义的钉子接口（对应JP2接口）。 实验钉子标号 引脚号 H30 P4 H31 P10 H32 P12 H33 P15 H34 P18 H35 P20 H36 P22 H37 P26 六、JP1可做输入输出信号引脚定义的IDE接口 JP1接口 引脚号 ① P5 ② P7 ③ P11 ④ P13 ⑤ P16 ⑥ P19 ⑦ P21 ⑧ P24 七、JP2可做输入输出信号引脚定义的IDE接口 JP2接口 引脚号 ① P4 ② P10 ③ P12 ④ P15 ⑤ P18 ⑥ P20 ⑦ P22 ⑧ P26 八、JP3可做输入输出信号引脚定义的IDE接口 JP3接口 引脚号 ① P28 ② P31 ③ P34 ④ P36 ⑤ P39 ⑥ P42 ⑦ P44 ⑧ P46 九、JP4可做输入输出信号引脚定义的IDE接口 JP4接口 引脚号 ① P29 ② P33 ③ P35 ④ P37 ⑤ P40 ⑥ P43 ⑦ P45 ⑧ P48 十、JP5可做输入输出信号引脚定义的IDE接口 JP5接口 引脚号 ① P103 ② P113 ③ P115 ④ P117 ⑤ P120 ⑥ P123 ⑦ P125 ⑧ P128 十一、JP6可做输入输出信号引脚定义的IDE接口 JP6接口 引脚号 ① P108 ② P111 ③ P114 ④ P116 ⑤ P119 ⑥ P124 ⑦ P126 ⑧ P130 十二、JP7可做输入输出信号引脚定义的IDE接口 JP7接口 引脚号 ① P137 ② P138 ③ P141 ④ P143 ⑤ P144 ⑥ P147 ⑦ P149 ⑧ P152 十三、JP8可做输入输出信号引脚定义的IDE接口 JP8接口 引脚号 ① P133 ② P135 ③ P138 ④ P140 ⑤ P146 ⑥ P148 ⑦ P150 ⑧ P154 十四、JP9可做输入输出信号引脚定义的IDE接口 JP9接口 引脚号 ① P167 ② P169 ③ P172 ④ P182 ⑤ P187 ⑥ P191 ⑦ P196 ⑧ P199 十五、JP10可做输入输出信号引脚定义的IDE接口 JP10接口 引脚号 ① P165 ② P168 ③ P171 ④ P175 ⑤ P176 ⑥ P189 ⑦ P190 ⑧ P194 十六、JTAG定义的IDE接口 JTAG接口 定义 ① TCK ② GND ③ TDO ④ +3.3V ⑤ TMS ⑥ GND ⑦ NULL ⑧ NULL ⑨ TDI ⑩ GND 十七、IPCore 8255对应IDE接口定义 8255_ipcore 定义 A0 H19(P107) A1 H18(P102) Cs Clk2(P183) Rd Clk3(P181) Rset Clk4(P180) Wd Clk5(P77) Data[0:7] JP8 PA[0:7] JP9 PB[0:7] JP2 PC[0:7] JP4 Test(30M) P101 Test(50M) P95 Test(33M) P93 十八、JP1、JP2对应IDE接口原理图 JP3、JP4对应IDE接口原理图 JP5、JP6对应IDE接口原