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第１０回　電力見積もりと省電力設計 慶應義塾大学 理工学部 天野 CMOS回路の消費電力 リーク電力 トランジスタ内部（主としてドレーンとソース間）の漏れ電流によって消費される電力。プロセスが進むにつれ、サイズが小さくなることから将来はメジャーになると言われている。 各セルのリーク電力の総和となる スイッチング電力 Cellの負荷容量を充放電することによる電力 VDD*VDD/2*Cload*TR (Toggle Rate) TRは単位時間に出力の変化する回数 電源電圧の２乗に比例し、周波数に比例する インターナル電力 Cell内部で消費される電力、pMOSトランジスタとnMOSトランジスタが同時にONになった瞬間に流れる貫通電流によるもの TRに比例する Design Compilerに組み込まれているPower Compilerによって見積もることができる プロセスとライブラリの切り替え Oｋｌahoma State Univ．によるライブラリ TSMC 0.18umプロセス スタンダードセル数が少ない 今まで使ってきたRohm0.6umは、セルの内部電力（インターナル電力）が定義されていないため cp –r ~hunga/vlsi07/10kai . dc_shell-t –f ppico16.tclを実行 RTLでの見積もり report_power –hier ppico16.logで消費電力を見積もってくれる デフォルトは、TRを０．５と仮定 かなりいい加減で多くの場合、大目に出る ppico16.logを見てみよう！ RTLでもTRをシミュレーションにより見積もることが可能だが、どうせならゲートレベルでやった方が正確 ゲートレベルでの見積もり 合成の際にゲートの電力情報(lib.saif)を生成する Switching Analysis Information File（だと思う） ppico16.tcl中の記述 lib2saif –output “lib.saif” “osu018_stdcells.db” SDF(Standard Dely Format)もversion1.0で出力しておく write_sdf –version 1.0 ppico16.sdf テストベンチ（ppico16_test_net.v)にTR測定を指定する $read_lib_saif(“lib.saif”); $set_toggle_region(“test.ppico16”); $toggle_start(); $toggle_stop(); ゲートレベルでの見積もり シミュレーションでデータを収集 ./netsimにより下のコマンドを実行 vpower_dir = /usr/loca/vdec/synopsys/Synthesis-2004.12-SP2/sparcOS5/power/vpower/libvpower.so:saifpli_bootstrap verilog –u +loadpli1=${vpower_dir} ppico16_test_net.v ppico16.vnet memory.v osu018_stdcells.v 実行時に、電力測定用のライブラリをロードする 実行の結果、ppico16.saifが得られる。ここに各ゲートのTRの情報が含まれる 次にこれを再びdc_shellに掛けて（バックアノテーション）、電力を算出する dc_shell-t –f power_net.tcl SDFとSAIFを読み込み、電力を出力するだけのスクリプト 結果はppico16_power.repに吐き出されている ppico16.logと比較してみよう レイアウトレベルの見積もり 実遅延シミュレーションで同様の見積もりが可能 ちゃんとバックアノテーションされればより正確 配線容量負荷 クロックツリーの電力 しかし、ここでは省略（Okｌahoma　State Univ.のデザインフローはSoC　Encounterを使うので、これから新しいレイアウトツールを習得するのは大変） 低消費電力設計 設計レベルで制御できるのはTR 必要な部分以外は動かさないようにする Gated Clock　（クロックゲーティング） オペランドアイソレーション 通常の順序回路 Gated Clock Gated Clockを施す compileの前に set_clock_gating_style –sequential_cell latch insert_clock_gating を入れると後は勝手に挿入してくれる dc_shell-t –f ppico16g.tclを実行 ppico16_g.logができるのでこれを