CellbasedIC设计方法(逻辑综合)重点.ppt

逻辑综合 Agenda 综合概述 DC的安装 DC的基本概念 DV的使用 Agenda 综合概述 DC的安装 DC的基本概念 DV的使用 综合概述 　　　逻辑综合：使用综合工具将较高层次的RTL级描述转换为基于目标库和特定约束条件的门级网表的过程。 设计流程 综合概述 　　　DC是 Synopsys 公司综合产品中的核心工具。 　它可以根据设计者的要求将 HDL设计转化为基于特定工艺的、优化后的门级网表。 　 DC支持支持多种单层次和多层次的设计风格，并且能对组合和时序电路进行速度、面积和功耗等方面的优化。 为什么使用DC综合？ 生产力 设计技巧 可复用性 Agenda 综合概述 DC的安装 DC的基本概念 DV的使用 DC的安装 DC的安装 DC的安装 DC的安装 DC的安装 DC的安装 DC的安装 DC的安装 DC的安装 DC的安装 Agenda 综合概述 DC的安装 DC的基本概念 DV的使用 Technology Library Target Library Target library 为综合的目标库，一般是由生产线提供的工艺相关的库。 DC在产生门级网表时必须使用目标库。 Link Library 设计实体：8种 Agenda 综合概述 DC的安装 DC的基本概念 DV的使用 DV的使用 设计入口 设计环境 设计约束 设计的综合与结果报告 DV的使用 设计入口 设计环境 设计约束 设计的综合与结果报告 软件启动 在linux下执行design_vision即可启动DC相应的图形界面。 设计读入 　 在DV中，选择File - Read 菜单，在弹出的对话框中选择相应的文件打开即可。 指定各类库 　　　选择File - Setup 菜单，在弹出的对话框中指定相应的库文件打开。 链接 　　　在进一步工作之前，需要将设计中调用的子模块与链接库中定义的模块建立对应关系，这个过程叫做链接。 　　　选择File - Link Design 。 实例唯一化 　　　当设计中的某个子模块被多次调用时就要对设计进行实例唯一化。 　　　选择Hierarchy - Uniquify - Hierarchy菜单即可 。 设置电路的工作环境 　　　一般的工艺库将温度、电源电压、工艺偏差、互联模型等参数的影响均归结为工作环境（operating_conditions）。 　　　选择Attributes - Operating Environment - Operating Conditions菜单。 DV的使用 设计入口 设计环境：指电路工作时的温度、电源电压等参数，以及输入驱动、输出负载、线上负载等情况。 设计约束 设计的综合与结果报告 设置连线负载 　　　连线负载用来估算设计内部互联线上的寄生参数。 　　　选择Attributes - Operating Environment - Wire Load 菜单。弹出连接负载设置对话框，在对话框中选择所需的连线负载。 设置输出负载 设置输出负载 DV的使用 设计入口 设计环境 设计约束：设计约束描述了设计目标，设计目标主要包括时延目标和面积目标两部分，因此设计约束也由时延约束和面积约束两部分组成。 设计的综合与结果报告 时序电路的时序约束 　　　时序电路的时序延时主要包括时钟主频、输入延时、输出延时等内容。 创建时钟 Input Delay Input Delay Output Delay Output Delay 组合电路的时序约束 　　　组合电路不带有时钟，所以它的延时约束主要是规定其输出端到输入端的最大延时。 组合电路的时序约束 面积约束 设计综合 保存设计 DC的命令行界面 执行dc_shell –db_mode –dcsh_mode -f ***.scr可以启动DC的命令行界面 命令行方式可以完成图形界面的所有功能（某些功能只能通过命令行实现） Synthesis Flow Step 1: .synopsys_dc.setup target_library link_library alias Step 2: Read the designs into the DC memory read_verilog read_db analyze + elaborate example: analyze –format verilog –lib WORK {src/top.v} elaborate top –arch “verilog” –lib WORK -update Synthesis Flow Step 3