PECL电平匹配设计指南.doc

前 言 1 1 PECL电平匹配模块设计 1 1.1 内部接口设计 1 1.1.1 ECL的电路结构及工作原理 1 1.1.2 ECL 集成电路的特点 2 1.1.3 标准PECL电平 2 1.1.4 标准PECL终端的戴维南等效电路 3 1.1.5 PECL与LVPECL的匹配 5 1.1.6 PECL到PECL的匹配 5 1.1.7 LVPECL到LVPECL的匹配 6 1.1.8 PECL到LVPECL的匹配 7 1.1.9 LVPECL到PECL的匹配 9 1.2 电源设计 10 1.3 工艺要求说明 10 1.4 PCB设计要求 10 2 附件 10 参考文献 14 PECL电平匹配设计指南 前 言 主要介绍正射极耦合逻辑（PECL）电平和低压正射极耦合逻辑（LVPECL）电平的原理和各种匹配方法。 PECL电平匹配模块设计 内部接口设计 　　PECL是正射极耦合逻辑( Positive Emitter Couple Logic)的简称。要了解PECL，得先了解ECL。ECL电路是射极耦合逻辑（Emitter Couple Logic）集成电路的简称。与TTL电路不同，ECL电路的最大特点是其基本门电路工作在非饱和状态 所以，ECL电路的最大优点是具有相当高的速度 这种电路的平均延迟时间可达几个毫微秒甚至亚毫微秒数量级。 ECL的电路结构及工作原理 电路结构及工作原理与其它数字集成电路一样，ECL集成电路 的逻辑功能也可以归结为基本门电路的工作过程。ECL 集成电路的基本门为一差分管对，其电路 形式如图所示： 图中 第I部分为基本门电路，完成“或/或非”功能； 第II部分为射级跟随器，完成输出及隔离功能； 第III部分为基准源电路具有温度补偿功能。 ECL 集成电路的特点 在正常工作状态下，ECL电路中的晶体管是工作于线性区或截止区的。 ECL电路的逻辑摆幅较小（仅约 0.8V ，而 TTL 的逻辑摆幅约为 2.0V ），当电路从一种状态过渡到另一种状 态时，对寄生电容的充放电时间将减少，这也是 ECL电路具有高开关速度的重要原因。但逻辑摆幅小，对抗干扰能力不利。 由于单元门的开关管对是轮流导通的，对整个电路来讲没有“截止”状态，所以单元电路的功耗较大。 ECL 集成电路的开关管对的发射极具有很大的反馈电阻，又是射极跟随器输出，故这种电路具有很 高的输入阻抗和低的输出阻抗。射极跟随器输出同时还具有对逻辑信号的缓冲作用。 从电路的逻辑功能来看， ECL 集成电路具有互补的输出，这意味着同时可以获得两种逻辑电平输出，这将大大简化逻辑系统的设计。 标准PECL电平 前面提到的ECL电平的供电电压为—5V，其逻辑电平为： V（OH）= —0.9V V(OL) = —1.7V 如果将ECL电路的0伏端接+5V，—5V端接0V，即将负供电电压变为正供电电压，则其输出就是PECL电平，其值为： V(OH) = Vcc — 0 .9 V = 4.1 V V(OL) = Vcc — 1.7 V = 3.3 V 如果将5V改为3。3V，则得到LVPECL电平，LVPECL这个首字母缩写词就是来源于3.3V PECL产品,其意即为3.3V的PECL。其值为： V(OH) = Vcc — 0 .9 V = 2.4 V V(OL) = Vcc — 1.7 V = 1.6 V 图 1 图1显示的是相对于正电平测量得到的PECL电平范围。如果是相对于地,这些值应该为其被VCC减后的值。例如,若VCC为3.3V,相对地测得的VDCBIAS应该是3.3V-1.3V=2V。图1显示了输入和输出信号的最大和最小PECL电平。这些电平和直流偏置电平作为标准的PECL参考电平。注意非标准的PECL和标准的PECL的直流偏置电平一般有显著的差别,但是峰-峰电压幅度是一致的。图1是一些必须遵循的PECL电平设计标准。其一是标准PECL的输入和输出直流偏置电平应为VCC—1.3 V。另一要求是最坏情况下的输出电平不应导致输出晶体管进入截止模式。根据定义,输出晶体管的ECL门电路应该在整个峰-峰范围内均能传导电流。 标准PECL终端的戴维南等效电路 任何标准PECL终端方案的戴维南等效电路须和图2中的两方案之一相符合。所有的PECL终端电路都尽量与理想的50Ω的传输线相匹配,以消除不必要的反射。这个50Ω的终端电阻应该尽可能的靠近PECL的输入端。另外,标准的PECL终端保证了直流偏置电平为VCC -1.3V。在某些情况下,可以采用