DRC-LVS-后仿真讲课.pptVIP

浙大微电子 */61 建立后仿环境 后仿设置 浙大微电子 */61 浙大微电子 */61 浙大微电子 */61 演示 浙大微电子 */61 END 浙大微电子 */61 * 只显示出错项目 去掉次复选框 浙大微电子 */61 演示 浙大微电子 */61 LVS  — Layout Versus schematic 浙大微电子 */61 通过DRC的版图还需要进行LVS也就是版图和线路图比较。 实际上就是从版图中提取出电路的网表来，再与线路图的网表比较。 浙大微电子 */61 浙大微电子 */61 版图电路图一致性检查LVS LVS 目的就是为了检查版图与电路图或者数字网表一致。 有三种LVS形式： 版图对模拟电路图 版图对数字网表 版图对混合网表（既有数字网表，又有模拟电路图） 浙大微电子 */61 版图对模拟电路图LVS 1.准备LVS文件 2.打开电路图及版图 3.启动Calibre 4.设置 5.核对 6.查看结果 7.如果有错，修改版图并保存，返回第5步，直到出现笑脸。 浙大微电子 */61 LVS文件准备 去流片厂网站下载最新版本LVS文件 SmicSP1R_cal40_LL_sali_p1mtxlvs 路径/home/smic/SMIC40nmPDK/Calibre/LVS/ 浙大微电子 */61 打开电路图及版图 启动Cadence软件 打开要做LVS的电路图和版图 浙大微电子 */61 打开版图 浙大微电子 */61 启动Calibre并设置1/2 浙大微电子 */61 /home/smic/SMIC40nmPDK/SPDK40LL_1125_CDS_Prev1.3.3/SPDK40LL_1125_1TM_CDS_Prev1.3.3/smic40ll_1125_1tm_cds_1P7M_2011_10_25_Prev1.3.3/Calibre/LVS 浙大微电子 */61 浙大微电子 */61 第一次做选择从schematic导出模拟网表，下次再做不需要选中次选项，只用在上面Files中输出第一次导出的模拟网标， 浙大微电子 */61 浙大微电子 */61 RUN LVS 浙大微电子 */61 结果查看 浙大微电子 */61 结果查看 浙大微电子 */61 演示 浙大微电子 */61 后仿真 — Post Simulation 浙大微电子 */61 提取版图中的寄生参数并将其代入电路中进行仿真。这就是我们所说的后仿真。 浙大微电子 */61 打开版图 浙大微电子 */61 启动Calibre并设置1/2 浙大微电子 */61 /home/pdk/smic40llrf_1125_2tm_cds_1P8M_2012_10_30_v1.4/Calibre/LVS/SmicSP1RR1R_cal40_LLRF_sali_plmtxV1.4_1R_XRC.lvs 浙大微电子 */61 浙大微电子 */61 netlist选择生成格式为spectre，name从layout来 浙大微电子 */61 RUN PEX 浙大微电子 */61 生成三个文件，其中***.netlist是主文件，包含版图本身的元件，在主文件中有两个include语句，将两个寄生参数文件包含进来 若采用spectre仿真器，需将三个文件都加上.scs的后缀（在主文件的include中也要做相应的修改） 浙大微电子 */61 *.netlist文件的修改 Include前添加： library *** section tt End后添加： endsection tt endlibrary *** ***可以是任意字符，注意前后一致即可 浙大微电子 */61 打开symbol视图，Design-Save as… View Name修改为spectre post simulation时调用这个symbol，在model库中添加提取出来的.netlist.scs file 浙大微电子 */61 修改symbol的CDF参数 浙大微电子 */61 在Component Parameters中选择Add，在弹出的对话框中，name项填写Model，prompt项填写Model Name，点击OK保存。 浙大微电子 */61 浙大微电子 浙大微电子 浙大微电子 浙大微电子 浙大微电子 浙大微电子 浙大微电子 浙大微电子 浙大微电子 设计规则检查DRC及一致性检查LVS工具 2013年03月26日 主要内容 设计规则检查DRC (Design Rule Check) 一致性检查LVS (Layout Versu