5常用电路的HDL设计及仿真研讨.ppt

常用电路的HDL设计与仿真 3-1 8-3优先编译码器 代码 3-2 3-8译码器 代码 功能仿真 3.3 数据选择器 代码 功能仿真波形 3.5 数据比较器 代码 功能仿真波形 3.8 带清零的8位移位寄存器 能够同步低电平清零 输入信号放入寄存器的最低位 代码 3.9 顺序脉冲发生器 序列信号发生器是指在系统的时钟作用下能够循环产生一组或多组序列信号的时钟电路。比如产生一组的序列信号 ----通常使用循环移位寄存器实现 初始 reg_a 101 dout 0 reg_a 011 同时 dout reg_a[2] 即1 reg_a 110 同时 dout reg_a[2] 即0 reg_a 101 同时 dout reg_a[2] 即1 reg_a 011 同时 dout reg_a[2] 即1 reg_a 110 同时 dout reg_a[2] 即0 reg_a 101 同时 dout reg_a[2] 即1 代码 功能仿真 3.13 状态机 有限状态机（FSM）是一类很重要的时序逻辑电路，常用于设计数字系统的控制模块。 如110序列检测电路，当检测到串行输入序列data为110时，输出out=1 状态转换图如下： 输入 输出 EI I0 I1 I2 I3 I4 I5 I6 I7 Y2 Y1 Y0 EO GS 1 X X X X X X X X 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 0 1 0 X X X X X X X 0 0 0 0 1 0 0 X X X X X X 0 1 0 0 1 1 0 0 X X X X X 0 1 1 0 1 0 1 0 0 X X X X 0 1 1 1 0 1 1 1 0 0 X X X 0 1 1 1 1 1 0 0 1 0 0 X X 0 1 1 1 1 1 1 0 1 1 0 0 X 0 1 1 1 1 1 1 1 1 0 1 0 0 0 1 1 1 1 1 1 1 1 1 1 1 0 最高优先级 input [7:0] output [2:0] 模块端口 位宽 优先级 输入使能端 优先级最高 优先级最高 输出使能端 输入全1才为0 输入 输出 G1 G2 G3 A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 X 1 X X X X 1 1 1 1 1 1 1 1 X X 1 X X X 1 1 1 1 1 1 1 1 0 X X X X X 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 1 1 1 1 1 1 0 1 0 0 0 0 1 1 1 1 1 1 1 0 1 1 0 0 0 1 0 1 1 1 1 1 0 1 1 1 0 0 0 1 1 1 1 1 1 0 1 1 1 1 0 0 1 0 0 1 1 1 0 1 1 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 1 1 0 0 1 1 0 1 0 1 1 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 1 1 可否是input [2:0]? input [2:0] output [7:0] 模块端口 位宽 优先级 QuartusII基于硬件仿真平台的延迟效应 输入 输出 G A2 A1 A0 Y 1 X X X 0 0 0 0 0 D0 0 0 0 1 D1 0 0 1 0 D2 0 0 1 1 D3 0 1 0 0 D4 0 1 0 1 D5 0 1 1 0 D6 0 1 1 1 D7 避免延迟效应引起波形失真 QuartusII基于硬件仿真平台的延迟效应 输入 输出 A B Y1 Y2 Y3 A B 1 0 0 A = B 0 1 0 A B 0 0 1 QuartusII基于硬件仿真平台的延迟效应 异步低电平清零 必有有多一个时钟的复位，使reg_a进行初始化，否则默认为0 S0 S2 S3 S1 1/0 0/0 1/0 1/0 1/0 0/1 0/0 0/0 00 10 11 01 1/0 0/0 1/0 1/0 1/0 0/1 0/0 0/0