第8章-反馈控制电路解答.pptVIP

　　 存在的问题： 首先，频率分辨率等于fr，为了提高频率分辨率就必须将fr减小，而转换时间常用的经验公式为 为了减小转换时间应取较大的fr，这两者是矛盾的。 基本锁相频率合成器的另一个问题是VCO输出直接加到可变分频器上，而可变分频器的工作频率较低，VCO的输出频率较低，不能满足要求。固定分频器的工作频率较高，所以可以在可变分频器之前串接一固定分频器，从而提高VCO的工作频率。 有前置分频器的锁相频率合成器 fo=N ( Mfr ) 采用了前置分频器之后，允许得到较高的工作频率，但是由于M是固定的，所以分辨率为Mfr 下变频锁相频率合成器 避免可编程分频器工作频率过高的另一个途径是，用一个本地振荡器通过混频将频率下移. 　　3)． 直接数字式频率合成器(DDS) 　　直接数字式频率合成器是近年来发展非常迅速的一种器件，它采用全数字技术，具有分辨率高、频率转换时间短、相位噪声低等特点，并具有很强的调制功能和其它功能。 DDS由相位累加器、只读存储器(ROM)、数／模转换器(DAC)和低通滤波器组成。 　　DDS的基本思想是在存储器存入正弦波的L个均匀间隔样值，然后以均匀速度把这些样值输出到数模变换器，将其变换成模拟信号。最低输出频率的波形会有L个不同的点。同样的数据输出速率，但存储器中的值每隔一个值输出一个，就能产生二倍频率的波形。以同样的速率，每隔k个点输出就得到k倍频率的波形。频率分辨率与最低频率一样。其上限频率由Nyquist速率决定，与DDS所用的工作频率有关。 工作原理： 相位累加器是一个N位的相位寄存器，可以寄存2N个状态，每个时钟作用，相位累加器增加一个步长。步长取决于频率控制字K，K增大，则步长增大。 ROM中包含一个周期正弦波的数字幅度信息，每个地址对应0-360o范围的一个相位值。K=1时，取所有幅点，K=2时，取一半幅点。 查表将输入的地址相位信息映射成正弦波的幅度信息，驱动D/A变换器输出模拟量，经低通滤波输出。 相位累加器每经过 个参考时钟，回到初始状态，相应的正弦查询表经过一个循环回到初始位置，整个DDS系统输出一个正弦波，其周期为：　　 相应的输出频率为： 说明： 1.改变ROM中的数据值，可以得到不同的波形，如正弦波、三角波、方波、锯齿波等周期性的波形。 2.其上限频率由乃奎斯特速率决定，理论上 　　DDS有如下特点: 　　(1) 频率转换时间短，可达毫微秒级，这主要取决于累加器中数字电路的门延迟时间; 　　(2) 分辨率高，可达到毫赫兹级，这取决于累加器的字长N和参考时钟fc。如N＝32，fc＝20MHz，则分辨率ΔF＝fc/2N＝2×106/232=4.7×10－3 Hz; 　　(3) 频率变换时相位连续; 　　(4) 有非常小的相位噪声。其相位噪声由参考时钟fc的纯度确定，随20 lg(fo/fc)改善，fo为输出频率，fo＜fc; 　　 (5) 输出频带宽，一般其输出频率约为fc的40％以内; 　　(6) 具有很强的调制功能。 　　设计时要考虑： 1.时钟频率（带宽），频率越大，带宽越大。 2.杂散（频谱纯度）：LPF性能好；增加有效相位数，每增加一位，降低8dB；主要由DAC引入，DAC每增加一位，杂散降6dB。 3.成本，复杂度和功能要兼顾，现已有大量集成片。 　　DDS还可以与PLL组合构成DDS驱动PLL的频率合成器。 DDS驱动PLL频率合成器 fo=fL+ N fDDS 其输出频率范围是DDS输出频率的N倍，因而输出带宽。分辨率取决于DDS的分辨率和PLL的倍频次数，比较高，可达1Hz以下。由于PLL是固定的倍频环，其转换时间快，可达微秒级; N不大时，相位噪声和杂散都可以较低。 作业 ： 8－17 8－18 思考题与习题 　　8-3 已知接收机输入信号动态范围为80 dB，要求输出电压在0.8～1 V范围内变化，则整机增益控制倍数应是多少？ 　　 　　8-4 图示是接收机三级AGC电路框图。已知可控增益放大器增益Kv(uc)=20/(1+2uc)。当输入信号振幅Uimin=125μV时，对应输出信号振幅Uomin=1V，当Uimax=250 mV时，对应输出信号振幅Uomax=3V。试求直流放大器增益K1和参考电压UR的值。 　　8-5 图示是调频接收机AGC电路的两种设计方案，试分析哪一种方案可行，并加以说明。 　　8-8 AFC电路达到平衡时回路有频率误差存在，而PLL在电路达到平衡时频率误差为零，这是为什么？ PLL达到平衡时，存在什么误差？ 　　8-10 已知一阶锁相环路鉴相器的Ud=2V，压控振荡器的K0= 104