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*;*;library IEEE; z=(/a·b) OR (a·c)
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity zhlj_s is
port(a,b,c:in std_logic;z:out std_logic);
END entity zhlj_s;
architecture expression of zhlj_s is
begin
z=(not a and b)or(a and c);
end architecture expression;
;实验1.2 一位全加器;library IEEE;
use IEEE.std_logic_1164.all;
entity FullAdder is
port(a,b,Cin :in std_logic;Sum,Cout:out std_logic);
end entity FullAdder;
architecture concurrent of FullAdder is
begin
Sum = a xor b xor Cin;
Cout = (a and b)or(a and Cin)or(b and Cin);
end architecture concurrent;;*;*;*;*;*;*;Simulation mode: Functional;*;*;*;*;*;*;*
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