数电-第3章 组合逻辑电路.ppt

第3章 组合逻辑电路 例4 4位数值比较器CC14585的逻辑图 3.5 组合电路的竞争与冒险 二、产生原因 ⒊ 加选通脉冲 　2、数据分配器的逻辑功能是将1个输入数据传送到多个输出端中的1个输出端，具体传送到哪一个输出端，也是由一组选择控制信号确定。 　数据分配器就是带选通控制端即使能端的二进制译码器。只要在使用中，把二进制译码器的选通控制端当作数据输入端，二进制代码输入端当作选择控制端就可以了。 　数据分配器经常和数据选择器一起构成数据传送系统。其主要特点是可以用很少几根线实现多路数字信息的分时传送。 1. 半加器 3.4.4 加法器 能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。 加数 本位的和 向高位的进位 一、 一位加法器 2. 全加器 能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。 Ai、Bi：加数， Ci-1：低位来的进位，Si：本位的和， Ci：向高位的进位。 全加器的逻辑图和逻辑符号 实现多位二进制数相加的电路称为多位加法器。 1. 串行进位加法器 构成：把多个一位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。 特点：（1）结构简单； （2）进位信号是由低位向高位逐级传递的，速度不高。 二、 多位加法器 2. 并行进位加法器（超前进位加法器） 进位生成项 进位传递条件 进位表达式 和表达式 4位超前进位加法器递推公式 超前进位发生器 加法器的级连 集成二进制4位超前进位加法器 三、中规模集成四位超前进位全加器的应用 1、设计组合逻辑电路 例如、试设计一个代码转换电路，将BCD码转换为余3码。 Y3Y2Y1Y0=DCBA+0011 四位超前进位全加器 A3 A2 A1 A0 B3 B2 B1 B0 CI CO S3 S2 S1 S0 Y3 Y2 Y1 Y0 D C B A 0 0 1 1 0 2、构成全减器 X3X2X1X0-Y3Y2Y1Y0 =X3X2X1X0+[-Y3Y2Y1Y0]补码 四位超前进位全加器 A3 A2 A1 A0 B3 B2 B1 B0 CI CO S3 S2 S1 S0 X3 X2 X1X0 T3 T2 T1 T0 Y3Y2Y1Y0 1 1 1 1 1 D 1 0 0 1 0 1 1 1 1 0 0 1 0 0 0 1 1 0 1 1 1 0 1 1 0 0 3、构成全加/全减器 U=0，做加法 Bi=Yi U=1，做减法 Bi= Ai=Xi CI=U Ti=Si 四位超前进位全加器 A3 A2 A1 A0 B3 B2 B1 B0 CI CO S3 S2 S1 S0 X3 X2 X1X0 T3 T2 T1 T0 Y3Y2Y1Y0 =1 =1 =1 =1 U D =1 本节小结 　能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。 　能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数的相加，求得和及进位的逻辑电路称为全加器。 　实现多位二进制数相加的电路称为加法器。按照进位方式的不同，加法器分为串行进位加法器和超前进位加法器两种。串行进位加法器电路简单、但速度较慢，超前进位加法器速度较快、但电路复杂。 　加法器除用来实现两个二进制数相加外，还可用来设计代码转换电路、二进制减法器和十进制加法器等。 用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。 设A＞B时L1＝1；A＜B时L2＝1；A＝B时L3＝1。得1位数值比较器的真值表。 3.4.5 数值比较器 一、 1位数值比较器 逻辑表达式 逻辑图 二、 多位数值比较器 多位数值比较器的原理 比较两个多位数,应首先从高位开始,逐位比较. 例如: A=A3A2A1A0 B=B3B2B1B0 比较方法为: ① 首先比较A3和B3 , 如A3B3=10, 则AB,如A3B3=01, 则AB; 如A3B3=00或11(相等), 则比较A2和B2; ② 比较A2和B2 , 如A2B2=10, 则AB,如 A2B2=01, 则AB;如A2B2=00或11 (相等), 则比较A1和B1; ③ 比较A1和B1 ,