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在片外围电路 本节介绍 C54x 的在片外围电路 主要内容 1. 综述 2. 通用 I / O 引脚 3. 定时器 4. 时钟发生器 5. 串行口 6. 小结 1,在片外围电路综述 不同型号的 C54x 芯片的在片外围电路不一定相同，通常包括以下部分： 通用I/O引脚 定时器 时钟发生器 主机接口 软件可编程等待状态发生器 可编程分区开关 串行口 在片外围电路有一组控制寄存器和数据寄存器，它们与 CPU 寄存器一样，也映象到数据存储器 0 页。外围电路的工作就是受这些存储器映象寄存器控制的，它们也可以用来传送数据。 寻址存储器映象外围电路寄存器均需要 2 个机器周期。 2,通用 I / O 引脚 － BIO BIO ：分支转移控制输入引脚 用于时间要求苛刻的循环中。可以用它监控外围设备的状态。根据其引脚的状态决定分支转移的去向，以替代中断。 如：XC 2，BIO ； 如果 BIO 引脚为低电平，则 i2 ; 执行后面的 1 条双字或 2 条 i3 ; 单字指令；否则执行 2 条 i4 ; NOP 指令。 通用 I / O 引脚 － XF XF ：外部标志输出引脚 用于向外部器件发出信号。 如: SSBX XF ; 将外部标志引脚置 1 。 如: RSBX XF ; 将外部标志引脚置 0 。 3,定时器 片内定时器是一个软件可编程定时器，可以用来周期性地产生中断。 定时器主要由三个寄存器组成： 定时器寄存器 TIM ：减 1 计数器 定时器周期寄存器 PRD ：存放时间常数 控制寄存器 TCR ：包含定时器的控制和状态位 定时器组成框图 TCR 的结构和功能 定时器工作原理 在正常工作情况下，当 TIM 减到 0 后，PRD 中的时间常数自动地加载到 TIM 。当系统复位或者定时器单独复位（TRB 置 1）时，PRD 中的时间常数重新加载到 TIM 。 复位后，定时器控制寄存器（TCR）的停止状态位 TSS = 0，定时器启动工作，时钟信号 CLKOUT 加到预先定标计数器 PSC 。PSC也是一个减 1 计数器，每当复位或其减到 0 后，自动地将定时器分频系数 TDDR 加载到 PSC 。 PSC 在 CLKOUT 作用下，作减 1 计数。当 PSC 减到 0，产生一个借位信号，令 TIM 作减 1 计数。TIM 减到 0 后，产生大师中断信号 TINT，传送至 CPU 和定时器输出引脚 TOUT。 由上述流程可见，定时中断的周期为： CLKOUT ×（TDDR＋1）×（PRD＋1） 其中，CLKOUT 为时钟周期，TDDR 和 PRD 分别为定时器的分频系数和时间常数。 4,时钟发生器 时钟发生器为 C54x 提供时钟信号。 它由两部分组成： 内部振荡器 锁相环（PLL）电路 C54x 内部的 PLL 兼有频率放大和信号提纯的功能，从而外部频率源的频率可以较 CPU 的 CLKOUT 低。 时钟发生器要求有一个参考时钟输入，可以是： 晶体振荡器 外部时钟信号 PLL 的形式 硬件配置的 PLL ： 设定引脚的状态，选定时钟方式。 用于 C541、C542、C543、C545 和 C546 软件可编程的 PLL ： 提供各种时钟乘法器系数，能直接接通和关断 PLL。 用于 C545A、C546A 和 C548 1.硬件配置PLL的时钟频率设定方法： 通过3个引脚CLKMD1、CLKMD2和CLKMD3来确定时钟方式。 2.软件可编程PLL的时钟设定方法： 软件可编程PLL的灵活性很高，它有两个工作模式：PLL模式和DIV模式。包括： 时钟定标器：用来设置时钟的倍频系数 时钟方式寄存器：用来设置PLL。 PLL锁定定时器：用来设定从DIV模式进入到PLL模式的延迟时间。 PLL模式：将输入时钟CLKIN的频率乘一个系数后，作为CPU的时钟CLKOUT。可用的系数有31个，范围是：0.25~15。 DIV模式：将输入时钟CLKIN的频率除以2或4后，作为CPU的时钟CLKOUT。在此模式下，PLL电路被关闭，以降低功耗。 时钟方式寄存器CLKMD用来设置和控制时钟。复位时，它的值由3个外部引脚决CLKMD1、 CLKMD2和CLKMD3决定，见下表。 复位后，可以通过设置CLKMD寄存器来设置时钟的工作方式。 CLKMD寄存器的结构如下图所示。 当时钟发生器进入PLL模式的时候，PLL需要一段时间才能进入稳定状态，即所谓的PLL锁定时间。在